Преобразователь двоичного кода в двоично-десятичный

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) О 1) 03 М 7( ОПИСАНИЕ ИЗОБРЕТЕНИЯ ТЕЛЬСТ К АВТОРСКОМУ(21) 423372 Иг (22) 21.04.87 (461 15,12,88, (72) Е.Ф, Кисел (53) 681.325 ( (56) Авторское Ф 1078422, кл,Авторское с В 1221757, кл,б 88.8)свидетельство СССР Н 03 И 7/12, 1982. идетельство СССР Н 03 И 7/12, 1984. ЛЬ ДВОИЧНОГО КОДАЬЙтносится к вычис(54) ПРЕОБРАЗОВАТЕ В ДВОИЧНО-ДЕСЯТИЧН (57) Изобретение о лительной технике, для преобразования двоичных кодов в д ,с программируемой лельно-последовател изобретения - повь предназна разноформ оично-дес ыдачей их ьным кодо ение быстр атных тичные паралЦель одейст-. ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ вия преобразователя и сокращение объема его памяти, Преобразователь содержит блок 1 управления, блок 2 постоянной памяти, регистр 3, кодовый вход 4 выбора режима преобразования, информационный вход 5 Преобразуемого двоичного кода, второй 6 и первый 7 тактовые входы, вход 8 пуска. Новым в преобразователе является то, что он содержит многорежимный блок 9 умножения, элемент И 10, четыре сумматора 11-14, четыре комму татора 15-18 и формирователь эквивалента 19. Преобразователь может быть использован, например, при построении устройства отображения информации сложной информационной системы типа метеорадиолокатора. 1 з.п. ф-лы, 3 илтабл.ЮИзобретение относится к вычислительной технике, предназначено дляпреобразования разноформатных двоичных кодов в двоично-десятичные с не 5посредственной выдачей их параллельно-последовательным кодом, и можетбыть использовано при построении устройства отображения информации (УОИ)сложной информационной системы типаметеорадиолокатора (МРЛ).Цель изобретения - повьппение быст-,родействия при одновременном сокраще"нии объема памяти,На фиг, 1 приведена структурная . 15схема преобразователя; на фиг. 2 -функциональная схема блока управления; на фиг, 3 - временные диаграммы импульсов на тактовых входах пре"образователя, на входе "Пуск," и вы" 20ходных импульсов "Конца преобразования".На схемах приняты следующие обозначения: блок 1 управления, блок 2постоянной памяти, регистр 3, вход 4 25выбора режима преобразователя, информационный вход 5, второй 6 и пер"вый 7 тактовые входы и вход 8 "Пуск"преобразователя, блок 9 умножения,элемент И 10, сумматоры 11-14, ком- ЗОмутаторы 15-18, формирователь эквивалента 19, который содержит элементы НЕ 20, И-НЕ 21, ИЛИ 22, И 23,Блок управления 1 (фиг. 2) содержитрегистр 24, двоичный счетчик 25,триггер 26, схему сравнения 27, эле-.менты НЕ 28, И-НЕ 29, ИЛИ-НЕ 30, выходы 31 и 32 преобразователя, выходы33 и 34 блока 2, выход 35 блока 9 ирегистра 3, выходы 36 и 37 блока 1.Все блоки преобразователя выполнены на интегральных схемах (ИС), Блокумножения 9, регистр 24 и триггер 26имеют активные положительные фронтытактовых сигналов (переходы тактовыхсигналов из "0" в "1"), а регистр 3имеет активный отрицательный фронттактового сигнала (переход тактовогосигнала из "1" в "О") . Это означает,в частности, для регистра 3, что заенесение в регистр 3 информации осуществляется с его кодового входа поотрицательному фронту сигнала, действующего на его тактовом входе.Блок умножения 9 содержит регистрмножимого, регистр множителя, .триггерокругления, умножитель, сдвигатель,регистры старшей и младшей частейпроизведения, выходные буферы млад Аа =О,а,Г1 А 1 = А,.. а;А; (1) 1 шей и старшей частей произведения, кодовые входы регистров сомножителей, подключенные к выходу блока 2 и к входу 5 преобразователя соответственно, первый и второй тактовые входы занесения информации в регистры сомножителей, подключенные к входу 6 преобразователя, третий тактовый вход занесения информации в регистр старшей части произведения, подключенный к входу 8 преобразователя, инверсный вход выбора буфера старшей части произведения, подключенный к управляющему выходу блока 1, инверсный вход буфера младшей части произведения, подключенный к входу сигна ла логической "1" преобразователя (на фиг.,1 не показано) и управляющие входы (на фиг. 1 не показаны), обеспечивающие работу блока 9 по модулям или по дополнительным кодам сомножителей и выдачу через буфер старшей части произведения на выход преобразователя модуля произведения с усечением и округлением.Обозначим на входах и выходах пре Ф обраэователя через П, ф и И (или И) потенциальные сигналы, кодовые сигналы и импульсы положительной (или отрицательной) полярности так, что после каждой иэ этих букв стоит или номер входа или выхода преобразователя, (например, Ф 4, Йб и И 7 означают код на входе 4, импульсы отрица" тельной полярности на входе б и импульсы положительной полярности на входе 7 преобразователя соответственно (или выхода его узла), например, П 31, ф 31 и И 32 означает сигнал "0" или "1" на выходе 31, кодна выходе 31 и импульсы положительной полярности на выходе 32 блока 1 соответственно, или номер самого. узла преобразователя (например, П 11 и Ф 11 означает сигнал на выходе переполнения и код на кодовом выходе сумматора 11).С учетом принятых обозначений и использования представления величины а (например, номера метеообъекта или одной из его координат - азимута, угла места, наклонной дальности илй высоты и т,п.), и - разрядным двоичАным кодом а в дробной или кодом А в целочисленной арифметике1444958 1 А = 2аА1 а 1 = амакс 1.а где а кт максимальное значениевеличины а.Работу предлагаемого преобразователя можно описать следующим образом.Преобразователь выполнен для пй 12, М = 1,4, где П - разрядность входного кода, М - число тетрад выходного кода,На устройство поступают сигналы кода ф 4 выбора режима преобразования и преобразуемого двоичного кода Ф 5, тактовые импульсы И 6 и И 7 и импульсы запуска И 8, по которым оно рабо- тает циклически так, что в каждом цикле осуществляет подготовку к следующему циклу и вырабатывает последовательно М тетрад двоично-десятичного кода.Каждый цикл преобразования выпол няется за М тактов, первый из которых начинается по И 8, а заканчивается по следующему за И 8 первому И 7, после окончания которого, при М)1, начинается второй такт и т.п;, а по М-ному импульсу И 7, следующему за И 8,формируется импульс И 32 конца цикла преобразования, Это поясняется фиг. 3 для четырех циклов преобразования при М=1, М=2, М=З, М=4В конце каждого 3-го такта (ЫЗМ) на информационных выходах преобразователя устанавливаются сигналы кода Ф =П 10 П 12 П 13 П 14 1-той тетрады двоично-десятичного кода и сигнал П 31 признака запятой.Информация о количестве М тетрад и положения запятой в двоично-деся.и тичном коде содержится в формируемом блоком 2 кодеФ 33 = Д 2 Н 1 У 2 У 1 так, чтоМ = 4 - У = 4 -2,У 2 - 1 У 1, (2) а код Н = Н 2 Н 1 программирует положение запятой следующим образом, например, для М = 4 00, запятая после первой тетрады Й= 01, запятая после второй тетрады. 10, запятая после третей тетрады11, запятая остутствует (3)В каялом такте каждого цикла преобразования в установившемся режиме на выходе 35 формируется код Ф 35 : П 36 Ф 9 Ч П 36 ФЗ по содержимым регистра 24 (коцу Ф 24==Ф 37) и сигналу П 29=У 2 У схемысравнения 27 вырабатывает сигнал 1 при П 29=1 и 10 П 31=П 34 = Ф 24=Ф 25 0 при П 29=0 или Ф 25=Ф 24 (5) по коду Ф 32 Формирователь 19 вырабатывает дополнительный двоичный 15 код 3, эквивалента в соответствии с таблицей истинности на входах второ. го слагаемого каждого о-го сумматора ;(где о=1, 1=2, ц=З, и о=4 для сумматоров 11, 12, 13; и 14 соответствен20 но) устанавливаются сигналы значащих цифр дополнительного двоичного кода А Э 0, образованного из кода 6 так,что Л. У25 -8000 2 при Ф 37=00-б 2" прй Ф 37=11 (6)элемент О вырабатывает сигнал П 10= З 0,=П 11 Э, , (7) ,на выходах переполнений сумматоров 1 11 - 14 вырабатываются сигналы П 11, П 12, П 13 и П 14 соответственно, со гласно выражениям 3540 при Э, + Ф 35 сО П 11=1 при Э; + Ф 35 ъО0 при 5+ Ф 150 40 П 12=1 при Э + Ф 150л) О при Э + Ф 160П 13 1 при Э + Ф 16 УО 45 0 при Э 4 + Ф 740П 14 1 при 5 + ф 170 (8) а на выходах коммутаторов 15 - 18 вырабатываются коды Ф 15, Ф 16, Ф 17, и Ф 18 соответственно и согласно вы, ,Ражениям Ф 15 = П 10 Ф 35 Ч П 10 Ф 11 Ф 16 = П 12 Ф 15 Ч П 12 Ф 12 Ф 17 = П 13 Ф 16 Ч П 13 Ф 13Ф 18 = П 14 Ф 17 Ч П 14 Ф 14 (91 55, где Ф 9 - код, содержащийся в регист ре старшей части произведения блока умножения 9; ФЗ - код, содержащийся в памятирегистра 3;8 6ния 8 в регистр 24 заносится кодЦ лФ 24==Н , определяющии положениезапятой в двоично-десятичном кодесогласно (3), а в регистр старшейчасти произведения блока 9 заноситсякод Ф 9 =Ф 90, т,е, код (10),После этого начинается переходный процесс формирования сигналовна выходах узлов преобразователя согласно законам их функционирования(4), (5), (6), (7), (8) и (9).После окончания переходного процесса в первом такте производитсясчитывание первой (старшей) тетрадыдвоично-десятичного кода по первомуИ 7 цикла (фиг. 3), по окончанию которого содержимое счетчика 26 увеличивается ца "1", в память регистра 3заносится код Ф 18 (четвертая формулавыражений (9, являющийся остаткомот кода Ф 9 , а триггер 26 переключается в "1" (или "0"), если сформированная тетрада не последняя (илипоследняя). Остаток (т,е. код Ф 18,занесенный в память регистра 3) со",.держит информацию об оставшихся тетрадах формируемого двоично-десятичного кода.Второй такт протекает при Ф 35==ФЗ аналогично первому и заканчивается по второму И 7, по окончанию которого в память регистра 3 заноситсякод Ф 18 остатка от кода ФЗ, соответствующего моменту действия И 7 и т.д.В последнем такте каждого циклавырабатывается сигнал П 29=0 и попоследнему И 7 цикла формируется импульс И 32 конца цикла, после окончания которого счетчик 26 и триггер 27переходит в нулевые состояния. 5 144495фЧисло - обозначает дополнительныйдвоичный код отрицательного десятичного числа, например, - 8010 обозначаетЭ = 10000011000000 числа -8000 первая строка таблицы.формирование кода Ф 35 согласно (4) осуществляется за счет того, что при П 36=0 (или П 36=1) выходы блока 9 10 разрешены (или находятся в третьем состоянии), а выходы регистра 3 находятся в третьем состоянии (или разрешены)По окончанию каждого И 7 содержимое 15 счетчика 25 увеличивается на "1", в память регистра 3 заносится код Ф 18 (9), а триггер 26 устанавливается в состояние, определяемое значение сигц нала П 28 в момент действия И 7. В 20 последнем такте каждого цикла П 29=0, по И 7 формируется импульс И 32=ИЗО=И 7 П 29, по окончании И 7 счетчик 25 уста навливается в состояние "00", а триггер 26 - в состояние "0" и вырабаты вает управляющий сигнал П 36=0.Перед началом каждого цикла .преобразования на входах преобразователя установлены коды Ф 4 и Ф 5, блок 2 по Ф 4 вырабатывает коды ФЗЗ и Ф 34, а в 30 памяти преобразователя содержатся результаты предыдущего цикла преобразования: содержимое регистра 3 и 24 и регистра старшей части произведения умножителя 9 соответствует информа" ции, занесенной в эти регистры по И 8 предыдущего цикла, счетчик 25 находит ся в состоянии "00", триггер 26 находится в состоянии "0", в регистрах сомножителей умножителя 9 содержатся 40 коды ФЗ 4 =Ф 34,и Ф 5=Ф 5 (эти коды поданы также на кодовые входы блока 9), а на входе регистра старшей части произведения умножителя 9 уста . новлен двоичный код45 Ф 9 = Ф,1;,- (Ф 34, ф 5 ), , 0(10) где ф- оператор операции усечения2 п-разрядного двоичного кода, заключенного в круг- лые скобки,Каждый цикл преобразования начина ется по И 8, непосредственно по кото" рому подтверждается нулевое состояние триггера,26 и производится занесениел в счетчик 25 начального кода Ф 25=У=Л=л=Ф 37, несущего информацию о количестве тетрад двоично-десятичного кода, согласно (2), а после оконча Формула изобретения 1, Преобразователь двоичного кода в двоично-десятичный, содержащий регистр, блок постоянной памяти, блок управления, тактовый вход которого соединен с первым тактовым входом и тактовым выходом преобразователя, вход пуска которого подключен к входу пуска блока управления, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия при одновременном сокращении объема памяти, он содержит блок умножения, формирователь эквивалента, с первого по четвертый комбинационные сумматоры, элемент И, с первого по четвертый коммутаторы, 7 14449 причем вход команд блока управления соединен с первым выходом блока постоянной памяти, второй выход и адресный вход которого соединены.5 соответственно с входом первого операнда блока умножения и входом выбора режима преобразователя, информационный вход которого подключен к входу второго операнда блока умножения, первый и второй тактовые входы которого соединены с вторым так" товым входом преобразователя, вход пуска которого соединен с третьим тактовым входом блока умножения, ин версный вход выбора которого подключен к управляющему выходу блока управления и входу выбора регистра, тактовый вход которого подключен к первому тактовому входу преобразова О теля, а выход объединен с выходом блока умножения и соединен с первыми информационными входами первого сумматора и первого коммутатора, выход которого подключен к первым информа ционным входам второго сумматора и второго коммутатора, выход которого соединен с первыми информационными входами третьего сумматора и.третьего коммутатора, выход которого под- ЗО ключен к первым информационным входам четвертого сумматора и четвертого коммутатора, выход которого соединен с информационным входом регистра, выходы суммы всех сумматоров соединены с вторыми информационными входами соответствующих коммутаторов, а выходы переполнения, кроме первого сумматора, подключены к управляющим входам соответствующих коммутаторов и являются информационными выходами соответственно третьего,.второго и первого разрядов тетрады выходного кода, выход переполнения первого сумматора подключен к первому входу . элемента И, выход которого подключен к управляющему входу первого коммутатора и является информационным выходом четвертого (старшего) разря" да тетрады выходного кода, второй вход .элемента И соединен с выходом старшего значащего разряда формирователя эквивалентов, вторые информа ционные входы первого, второго и 858третьего сумматоров соединены соответственно с выходами п младших разрядов (и-разрядность входного кода), с выходами разрядов с (и+1)-го (старшего) по второй и с выходами разрядов со знакового по третий формирова" теля эквивалента, выход знакового разряда и выходы разрядов с (и+ 1)-го по четвертый которого подключен соответственно к входам двух старших разрядов и входам младшего разрядов второго информационного входа четвертого сумматора, вход формирователя эквивалента подключен к информационному вы" ходу"блока управления, импульсный и кодовый выходы которого являются со" ответственно выходом "Конец преобразования" и выходом "Признак запятой" тетрады выходного кода преобразователя. 2. Преобразователь по п. 1, о тл и ч а ю щ и й с я тем, что блок управления содержит регистр, двоичный счетчик, триггер, схему сравнения и элементы НЕ, И-НЕ и ИПИ-НЕ, причем разрядные выходы регистра соединены с первой группой информационных входов схемы сравнения, вторая группа информационных входов крторой сое динена с выходами двоичного счетчика и входами элемента И-НЕ, выход которого соединен с управляющим входом схемы сравнения, с первым входом элемента ИЛИ-НЕ и с информационным входом триггера, тактовый вход которого, второй вход элемента ИЛИ-НЕ и счетный вход двоичного счетчика объединены и подключены к выходу элемента НЕ, вход которого является тактовым входом блока, вход пуска которого подключен к тактовому входу регистра, к входу начальной установки счетчика и входу установки в "О" триггера, выход элемента ИПИ-НЕ и выход схемы сравнения подключены соответственно к импульсному и кодовому выходам блока, а выходы двоичного счетчика и триггера соединены соответственно. с информационным и управляющим выходами блока, разрядные входы двоичного счетчика и регистра подключены к входу команд блока.-8000 0 1 8 1 О 0 2 -8003 -80 Разрядныецифрыкода ф 37 Разрядные цифрыАдополнительного двоичного кода Ф 19=Э=З3 нЭ 13312 Э 2 Э 1 эквивалента 1 0 0 1 1 1 О 0 О О.ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4,