Преобразователь двоично-десятичного кода в двоичный

09) (И) СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 5 0 РЕТЕ 2. Преобразовал и ч а ю щ и й суправления содержиимпульсов, первыйИ-НЕ, элемент НЕ,ель по п. 1, отя тем, что блок т распределитель и второй элементы первый, второй и ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ИСАНИЕ ИЗОБ ТОРСНОМУ СВИДЕТЕЛЬС(71) Краснодарский ордена ТрудовогоКрасного Знамени завод электроизмерительных приборов Производственногообъединения Краснодарский ЗИП(54)(57) 1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ, содер-,.жащий регистр тетрад, сумматор,блок управления, основной регистри буферный регистр, информационныевходы которого срединены с выходамиосновного регистра, информационныевходы которого соединены с выходамисумматора, первые входы (1+1)-гои (1+3)-го разрядов которого соединены с выходом 1-го разряда буФерного регистра =1-п), где (и+3)число разрядов выходного кода, входрегистра тетрад является информационным входом преобразователя, входсинхронизации, тактовый вход и входсброса которого являются соответственно входом синхронизации, тактовымвходом и входом сброса блока управления, первый, второй и третий выходы разрешения записи которого соединены соответственно с управляющими входами регистра тетрад, основного и, буФерного регистров, входсброса последнего. соединен с первымвыходом сброса блока управления,.о т л и ч а ю,щ и й с я тем, что,с целью расширения функциональныхвозможностей путем обеспечения преобразования с масштабированием иодновременным возведением в квадрат.и повышения быстродействия, в неговведены первый и второй коммутаторы первая и вторая группы элементов 2 и-или, блок хранения произведений и дополнительный регистр, ииформа" ционные входы которого соединены с .выходами основного регистра, вход сброса соединен с вторым выходом сброса блока управления, четвертый выход разрешения записи которого соединен с управляющим входом дополнительного регистра, выходы которогоявляются выходом преобразователя и соединены с первыми входами элементов 2 И-ИЛИ второй группы, вторые входы. которых соединены с выходами .блока хранения произведений, первый и второй входы которого соединены соответственно с выходами первогои второго коммутаторов, управляющие входы которых соединены соответст венно с первым и вторым выходами управления умножением блока управ" ления, первый и второй выходы признаков обратной связи которого соеди-, Я иены соответственно с третьими и четвертыми входами элементов 2 И-ИЛИ второй группы, выходы которых соеди" иены с вторыми входами сумматора, инФормационные входы второго коммутатора соединены с выходами элементов 2 И-ИЛИ первой группы, первые.входы которых соединены с.масштабным у. входом преобразователя, вторые вхо- фЮ ды соединены с выходами регистра тетрад и информационными входами пер-вого коммутатора, а третьи и четвертые входы элементов 2 И-ИЛИ первой группы соединены соответственно с первым и вторым выходами режима работы блока управления, вход логичес- ф кого акуля которого является входом . ,логического нуля преобразователя1013942 третий счетчики, дешифратор нулевого состояния, четыре элемента задержки, первый и второй элементы ИЛИ, элемент 2 И-ИЛИ, Й 5 -триггер, формирователь импульсов и первый и второй переключатели, входы которых соеди" иены с входом логического нуля преобразователя, а нулевой и единичный выходы первого переключателя являются соответственно первым и вторым выходами режима работы блока управлении, вход синхронизации которого соединен с синхровходом распределителя импульсов, выход которого яв" ляется первым выходом разрешения записи блока управления, вход сброса которого соединен с входом сброса распределителя импульсов, с входами сброса первого, второго и третьего счетчиков, Р-входом Й 5-триггера, первым входом первого элемента ИЛИ и является вторым выходом сброса блока управления, первый выход сбро" са которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и является четвертым выходом разрешения записи блока управления, второй и третий выходы разрешения записи которого соединены соответственно с выходами последовательно соединенных второго и треть" его элементов задержки, вход третьего элемента задержки соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента И-НЕ и со счетным входом первого счетчика, выход пе-. реполнения которого. соединен со счетным входом второго счетчика и через 1Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в устройствах ввода . циФровой информации, а также при 5 ручном вводе с одновременным умножением на константу.Известен преобразователь двоичнодесятичного кода в двоичный, содержащий регистр числа, блок управления,10 блок хранения эквивалентов, два сумматора и два. регистра 1).Недостаток данного преобразователя состоит в низком быстродействии, связанном,с последовательным принци-,.1 с пом работы, а также в невозможности масштабирования.Наиболее близким по технической сущностик изобретению является преобразователь двоично-десятичного четвертый элемент задержки - с управляющим входом приема третьегосчетчика и первым входом элемента2 И-ИЛИ, второй вход которого соединен с выходом второго переключателя,а третий и четвертый входы элемента2 И-ИЛИ соединен с выходом переполнения второго счетчика, разрядныевыходы которого соединены с информационными входами третьего счетчика,1 выход переполнения которого соединен1 с входом первого элемента задержкии через формирователь импульсовс первым выходом обратной связи блока управления, второй выход обратнойсвязи которого соединен с первымвходом первого элемента И-НЕ и черезэлемент НЕ - с первым входом второгоэлемента И-НЕ, а также с выходом дешифратора нулевого состояния, входыкоторого соединены с разряднымн выходами третьего счетчика, счетныйвход которого соединен с вторым входом втОрого элемента ИЛИ и с выходомвторого элемента И-НЕ, второй входкоторого соединен с вторым входомпервого элемента И-НЕ и с выходомЙз-триггера, 5.-вход которого соединен с выходом элемента 2 И-ИЛИ, третий вход первого элемента И-НЕ соединен с выходом запрета распределителя импульсова четвертый входпервого элемента И-НЕ соединен стретьим входом второго элементаИ-НЕ и является тактовым входом блока управления, первый и второй выходы управления умножением которогосоединены соответственно с разрядными выходами первого и второго счетчиков,2кода в двоичный, содержащий регистр тетрад; сумматор, выходной регистр, состоящий из осйовного и буферного регистров, причем выходы сумматора через основной регистр подключены ко входам буФерного регистра, выход 1 -го (1=1-и) разряда буФерного регистра соединен со входами (1+1)-го и (1+3)-го разрядов сумматора (2 Я.Недостаток известного преобразователя состоит в невозможности производить преобразование с одновременным умножением, а также в относительно низком быстродействии.Цель изобретения - расширение функциональных возможностей преобразователя за счет обеспечения преобразования с масштабированием и одновременным возведением в квадрат и повышение быстродействия.1013942 10 15 20 25 Поставленная цель достигается тем,что в преобразователь двончно-десятичного кода в двоичный, содержащий регистр тетрад, сумматор, блок управления, основной регистр и буферныйрегистр, информационные входы которого соединены с выходами основного регистра, информационными входамисоединенного с выходами сумматора,первые входы (с+1)-го и +3)-горазряцов которого соединены с выходом 1 -го разряда буферного регистра( =1-ь), где (и+3) - число разрядов выходного кода, вход регистра тетрад является информационным входом преобразователя, вход синхронизации,тактовый вход и вход сброса которого являются соответственно входом синхронизации, тактовым входом и входомсброса блока управления, первый,второй и третий выходы разрешениязаписи которого соединены соответственно с управляющимивходами регистра тетрад, основного и буферного. Регистров, вход сброса последнего соединен с первым выходом сброса блокауправления, введены первый и второйкоммутаторы, первая и вторая группыэлементов 2 И-ИЛИ, блок хранения произведений и дополнительный регистр,информационные входы которого соеди-,нены с выходами основного регистра, З 0вход сброса соединен со вторым выходомсброса блока управления, четвертый выход разрешения записи которогосоединен с управляющим входом дополнительного регистра, выходы которогоявляются выходом преобразователя и соединены с первыми входамиэлементов 2 И-ИЛИ второй группы, вторые входы которых соединены с выхо"дами блока хранения произведений, 40первый и второй входы которого соединены соответственно с выходами.первого и второго коммутаторов, управляющие входы которых соединенысоответственно с первым и вторюм выходами управления умножением блокауправления, первый и второй выходыпризнаков обратной связи которогосоединены соответственно с третьимии четвертыми входами элементов .2 И-ИЛИ второй группы, выходы которыхсоединены со вторыми входами сумматора, информационные входы второгокоммутатора соединены с выходамиэлементов 2 И-ИЛИ первой группы, первые входы которых соединены с масш,табным входом преобразователя, вторые входы соединены с выхоДами регистра тетрад и информационными входами первого коммутатора,а третьии четвертые входы элементов 2 И-ИЛИ .б 0первой группы соединены соответственно с первым и вторым выходами режима работы блока управления, вход логического нуля которого является входом логического нуля преобразователя. б 5 Блок управления содержит распределитель импульсов, первый и второй элементы И-НЕ, элемент НЕ, первый,второй и третий счетчики, дешифраторнулевого состояния, четыре элемента задержки, первый и второй элементы ИЛИ, элемент 2 И-ИЛИ, Й 5-триггер, формирователь импульсов и первый и второй переключатели, входы которых. соединены с входом логического нуля преобразователя, а нулевой и единич. ный выходы первого переключателя явл.".ются соответственно первым и вторым выходами режима работы блока управления, вход синхронизации которого соединен с синхровходом,распределителя импульсов, выход которого является первым выходом разрешениязаписи блока управления, вход сбросакоторого соединен со входом сбросараспределителя импульсов, со .входами сброса первого, второго и третьего счетчиков, Й -входом Р 5-триггера, первым входом первого элемента ИЛИ и является вторым выходом сброса блока управления, первый выход сброса которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и является четвертымвыходом разрешения записи блокауправления, второй и третий выходыразрешения записи которого соединенысоответственно с выходами последовательно соединенных второго и третьего элементов задержки, вход третьегоэлемента задержки соединен с выходомвторого элемента ИЛИ, первый входкоторого соединен с выходом первогоэлемента И-НЕ н со счетным входомпервого счетчика, выход переполнениякоторого соединен со счетным входомвторого счетчика и через четвертыйэлемент задержки - с управляющимвходом приема третьего счетчика ипервым входом элемента 2 И-ИЛИ, второйвход которого соединен с выходом второго переключателя, а третийи четвертый входы элемента 2 И-ИЛИсоединены с выходом переполнениявторого счетчика, разрядные выходыкоторого соединены с информационныкивходами третьего счетчика, выход переполнения Которого сждинен со входом .первого элемента задержки и через Формирователь импульсов - с первым выходом обратной связи блокауправления, второй Выход Обранойсвязи которого соединен с первымвхсдом первого элемента И"НЕ и череЗэлемент НЕ - с первым входом второгоэлемента И-НЕ, а также с выходом дешифратора нулевого состояния, входыкоторого соединены с разрядными вы"ходами третьего счетчика, счетныйвход которого соединен со вторым,входом второго элемента ИЛИ и с выходом второго элемента И-НЕ, второйвход которого соединен со вторымвходом первого элемента И-НЕ и с выходом Р 5-триггера, В -вход которогосоединен с выходом элемента 2 И-ИЛИ,третий вход первого элемента И-НЕсоединен с выходом запрета распределителя импульсов, а четвертый входпервого элемента И-НЕ соединен стретьим входом второго элемента И-НЕи является тактовым входом блокауправления, первый и второй выходы 10управления умножением которого соединены соответственно с разряднымивыходами первого и второго счетчиков.На фиг;1 изображена блок-схемапреобразователя, на фиг.2 - функциональная схема блока управления.Преобразователь (фиг,1) содержит.регистр 1 тетрад, первый 2 и второй3 коммутаторы, первую 4 н вторую 5группы .элементов 2 И-ИЛИ, блок 6 хра Онения произведений, сумматор 7, основной 8, буферный 9 и дополнительный 10 регистры, блок 11 управления,масштабный вход 12, информационныйвход 13, вход 14 синхронизации, вход15 тактовой частоты и вход 16 сброса, выходы (цепи) 17-28 блока управления.Блок управления (фиг.2) состоитиз распределителя 29 импульсов, элементов И-НЕ 30 и 31, элемента НЕ 32,первого 33, второго 34 и третьего35 счетчиков, дешифратора 36 нулевого состояния, элементов 37-40 задержки, элементов ИЛИ 41 и 42, элемента 2 И-ИЛИ 43, Р 5-триггера 44,формирователя 45 импульсов, переключателей 46 и 47.Выходы коммутаторов подсоединенык адресным цепям блока 6 храненияпроизведений, в котором хранятся . 40произведения чисел в двоичном коде.Всего хранится 81 число. Числа заносятся заранее по адресам, соответствующим значениям чисел в анализируемых тетрадах. Произведение двух 45двоично-десятичных чисел на выходеблока 6 выдается в двоичном кодесемью двоичными разрядами, которыечерез входы элементов 2 И-ИЛИ группы5 соединены со входами. сумматора 7.Разрядность сумматора 7 определяется максимальной разрядностьюперемножаемых и преобразуемых чисел.Регистры 8.-10 служат для промежуточного хранения результатов последовательного умножения тетрад,Выход каждого 1-го разряда регистра 9 соединен со входами (1+1)го и (1 +3)-го разрядов сумматора,что эквивалентно умножению числа на10.6 О На регистрах 8 и 9 хранятся результаты умножения и преобразования одной тетрады множителя на все значения тетрад множрмого. Далее Инфор у мация для хранения переписывается на регистр 10, а регистр 9 сбрасывается в нуль и начинается преобразование произведений другой тетрады множителя на все остальные значения :тетрад множимого, Результат преобразования суммируется с ранее накопленным содержимым регистра 10 и вновь записывается на хранение в регистр 10. Суммирование осуществляется за счет поступления информации с выхода регистра 10 через вторые входы элементов 2 И-ИЛИ группы 5 на входы сумматора .7.Блок управления (фиг.2) выраба; тывает последовательность команд, необходимых для выполнения преобразования двоично-десятичных чисел в двоичные, преобразования двоичнодесятичных чисел в двоичные с одновременным возведением преобразуемого числа в квадрат или умножением преобразуемого числа на любое число.Распределитель 29 импульсов выполнен на пЕресчетной схеме с дешифратором на выходе. На вход распределителя 29 импульсов по входу 14 поступают импульсы, указывающие номер преобразуемой тетрады. Выходы 17 распределителя управляют занесением информации в регистр 1 тетрады согласно ее номеру . После занесения всех тетрад распределитель 29 вырабатывает сигнал, который снимает запрет со входа элемента И-НЕ 30Управление коммутаторами 2 и 3 осуществляется по цепям 20 и 21 от выхода счетчиков 33 и 34. Счетчики 33 и 34 служат для задания управляющих кодов коммутаторов 2 и 3Выход формирователя 45 импульсов через цепь 22 разрешает прохождение кодов через входы элементов 2 И-ИЛИ группы 5. Выходной сигнал элемента 40 задержки через цепь, 26 разрешает прием кодов на регистр 10 от регистра 8 и через элемент ИЛИ 42 по цепи 27 сбрасывает в нулевое состояние буферный регистр 9. В случае нулевого состояния счетчика 35 устанавливается разрешающий потенциал на входе элемента И-НЕ 30, что разрешает прохождение информации от блока 6 хранения произведений через входы элементов 2 И-ИЛИ группы 5 и через . элемент НЕ 32 вырабатывает запрещающий потенциал на входе элемента И-НЕ 31. Импульсы тактовой частоты по входу 15 через третьи входы поступают либо на элемент И-НЕ 30, либо на элемент И-НЕ 31, на первый элемент ИЛИ 41, элементы. 38 и 39 задержки, причем цепи 24 и 25 управляют занесением информации на регистры 8 и 9.Выход элемента И-НЕ 31 соединяется с счетным входом счетчика 35, который служит для выравнивания порядков преобразуемых чисел, После занесения информации по установочнымвходам от счетчика 34 производитсядосчет до нулевого состояния счетчика 35. Признаком нулевого состояния 5является наличие сигнала по цепипереноса счетчика, Элементы 37-40задержки служат для согласованиясигналов во времени. Установка пре;образователя в исходное состояние 10осуществляется по входу 16. Выходы 18 и 19 блока управления соединены с разрешающими входами элементов 2 И-ИЛИ группы 4, выход 23 15 блока управления соединен с разрешающим входом элементов 2 И-ИЛИ группы 5, выход 28 соединен с входом установки в нуль дополнительного регистра 10. 20При выполнении преобразования двоично-десятичных чисел в двоичные с одновременным возведением в квадрат преобразуемых чисел преобразователь работает следующим образом. 25Переключатель 46 устанавливается в такое положение (фиг.2), что в цепи 19 появляется разрешающий потенциал,прохождения информации от регистра 1 тетрад через входы элементов 2 И-ИЛИ группы 4 на вход коммутатора 3.При считывании информации, например с перфоленты, информация потетрадно поступает на вход 13, а синхроимпульсы - на каждую тетраду по 35 входу 14. Синхроимпульсы запускают распределитель 29 импульсов (Фиг.2), который вырабатывает команды .(цепь 17) приема тетрад на регистр 1, После записи преобразуемого числа 40 начинается преобразование информации с одновременным возведением к квадрат. Умножение и.преобразование осуществляется со старших тетрад. Сначала значения всех и тетрад (мно жимое) умножаются на значения старшей (и-й) тетрады (множитель); затем значения всех и тетрад - на значение (и) тетрады и т,д. до младшей тетрады включительно. Импульс тактовой частоты проходит через элемент И-НЕ 30 на счетный вход счетчика 33 и через элемент ИЛИ 41 и элементы 38 .и 39 задержки по цепям 24 и 25 - на управляЫщие входы регистров 8 и 9. Счетчик 33 устанав.ливается в нулевое состояние. Нулевые коды со счетчиков 33 и 34 выбирают коды и-й тетрады множимого и множителя, которые через коммутатоРы 2 и 3 поступают на адресные цепи 60 блока б хранения произведений, с выхода которого в двоичном коде считывается значение старшей тетрады в квадрате и через входы элементов 2 И-ИЛИ группы 5 поступает на входы 65 сумматора 7. На другие входы в исходном состоянии поступает нулеваяинформация. Через время задержки,необходимой для получения частичнойсуммы на выходе сумматора 7, производится запись значения квадрататетрады в двоичном коде в регистр 8,а затем в регистр 9. С каждого 1-говыхода буФерного регистра 9 информация поступает на входы (1 +1)-го и(1 +3)-го разрядов сумматора., чторавносильносдвигу на 2 и 8 разрядов в сторону старших. Разрядов. Эатм происходит суммирование сдвинутых значений, что соответствует умножению на десять. Следующий тактовый импульс прибавит единицу к содержимому счетчика 33, что соответствует выбору (и)-й тетрады, а коммутатором - (3-и)-й тетрады. На выходе блока 6 хранения произведения получим произведение в двоичном коде (и) на И -ю тетраду, которое суммируется со значением о-й тетрады в квадрате, умноженным на 10. По следующему тактовому им" пульсу выбирается (и)-я тетрада, значение которой умножается на значение о-й тетрады и в двоичном коде суммируется со значениями, полученными на предыдущих этапах преобразования, умноженными на 10, и т.д пока не произойдет преобразование с умножением старшей о-й тетрады на все ь тетрад. Признаком окончания перемножения и преобразования служит импульс переноса счетчика 33,. который добавляется к содержимому счетчика 34, и полученный код по установочным входам заносится в счетчик 35. При этом сигнал с дешифратора 36 нулевого состояния запрещает прохождение импульсов через элемент И-НЕ 30, запрещает прохождение сигналов от блока-б на вход сумматора 7 и разрешает прохождение тактовых импульсов через элемент И-НЕ 31 и далее на управляющие входы регистров 8 и 9. В этом случае информация, находящаяся в регистрах 8 и 9, будет по каждому тактовому импульсу умножатьсяна 10, что соответствует выравниванию порядков, в зависимости от веса цифры множителя. для множителя в-й тетрады выравнивание порядков будет соответствовать умножению на 10 (и) Раз, Признаком окончания уйножения на и-ю тетраду и преобразования в двоичный код является появление переноса на выходе счетчика 35, по которому запускается формирователь 45 импульсов, который разрешает прохождение информации с выхода регистра 10 через входы элементов 2 И"ИЛИ группы, 5 на первые входы сумматора, а через время, определяемое элементом 409 10"13942 10 ИХОд задержки, произойдет перепись результата умножения с преобразованием в двоичный код с регистра 8 в регистр 10.Аналогичным образом производится умножение (П)-й тетрады на все Ь тетрад с преобразованием двоичнодесятичных чисел в двоичные и выравниванием порядков, при этом полученное число умножается на 10 (и) раз. После умножения младшей тетрады 10 на все остальные в счетчик 34 будет записан код, состоящий из единиц, который заносится в счетчик 35, и по тактовому импульсу происходит запись окончательного результата в ре )гистр 10, а импульс переноса с выхода счетчика 34 устанавливает РЪ- триггер в единичное состояние. На этом цикл преобразования с умножением заканчивается. 20Работа преобразователя при выполнении преобразования двоично-десятичного числа с одновременным умножением на любое число аналогична описанной, но при этом переключатель 46 уста-. навливается таким образом, что на выходе 18 блока 11 управления появ- ляется разрешающий потенциал, а на выходе 19 - запрещающий. Таким образом, на коммутатор 3 поступает второй сомножитель по входу 12 через входы элементов 2 И-ИЛИ группы 4. Информация может поступать от клавиатуры, запоминающего устройства ЭВМ и т.п.Работа при выполнении преобразования без умножения аналогична описанной, но при этом переключатель 46 устанавливается в положение, при котором вырабатывается потенциал, разрешающий прохождение сигнала от цепи переноса счетчика 33 через элемент 37 задержки на 5 -вход К 5 -триггера 44, По цепи К на вход коммутатора 3 поступает код единицы. После преобразования Й 5 -триггер устанавливается в единичное состояние, на этом преобразование заканчивается. Результат преобразования хранится в регистре 10 и выдается на выход.Применение новых элементов в совокупности.с новыми связями позволит производить преобразование информации с одновременным ее перемножением на другую функцию, возведение в квадрат, умножещие на постоянное число или производить только простое преобразование.Одновременно расширяются функциональные возможности преобразователя, повышается быстродействие устройства за счет совмещения операций преобразования кода и умножения.1013942 Составитель М. Аршавскийтор Н. Егорова Техред М,Коштура Корректор,Е, Рошко Филиал ППП "Патент", г, Ужгород, ул, Проектная,3018/57 ВНИИПИ Госуда по делам и 13035, Москва, Тираж 704. Подписно твенного комитета СССР бретений и открытий Ж, Раушская наб., д. 4/5