Преобразователь кодов

(51) 5 ИСАНИЕ ВТОРСК ВИДЕТЕЛ го чиси ах ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТФПРИ ГННТ СССР(71) Сумский филиал Харьковскополитехнического институтаим. В.И.Ленина;(56) Авторское свидетельство ССФ 531,158, кл. С 06 Р 15/00, 197(57) Изобретение относится к вылительной технике и автоматикеможет быть использовано в систедискретной обработки и передачи РЕТЕНИЬСТВУ 2формации в качестве устройства кодирования-декодирования информации, использующего равновесные коды, Цель изобретения - повышение быстродействия преобразователя. Преобразователь кодов содержит регистр 1 текущей выборки, первый - третий счетчики 2-4, формирователь 5 кодов, блок 6 синхронизации, сумматор 7, блок 8 сравнения, первый и второй регистры 9 и 10 числа, первый - шестой входы 11 16 и первый - третий выходы 17 - 19. Блок 6 синхронизации содержит триггер, элемент ИЛИ-НЕ, элемент ИЛИ, первый - четвертый входы и первый - четвертый выходы, 1 з.п. ф:-лы, 2 ил1 О Изобретение относится к автоматикеи вычислительной технике и может бытьиспользовано в системах дискретнойобработки и передачи информации в качестве устройства кодирования-декоди 5ро вания информации, использ ующе горавновесные коды,Цель изобретения - повьппение быстродействия преобразователя.На фиг. 1 представлена функциональная схема преобразователя кодов;на Фиг, 2 - схема блока синхронизации преобразователя,Иреобразоватнль кодов (Фиг, 1) содержит регистр 1 текущей выборки,первый - третий счетчики 2 - 4, Формирователь 5 кодов, блок 6 синхронизации, сумматор 7, блок 8 сравнения,первый и второй регистры 9 и 10 числа, первый - шестой входы 11 - 16 ипервый - третий выходы 17 - 19.Блок 6 синхронизации (Фиг. 2) содержит триггер 20, элемент ИЛИ-НЕ 21,элемент ИЛИ 22, первый - четвертыйвходы 23 - 26 и первый - четвертый выходы 27 - 30 блока синхронизации.Преобразователь кодов работает следующим образом,Процедура преобразования двоичного30кода в код с постоянным весом использует в качестве промежуточныхбиномиальный код, Биномиальное двоич.ное число характеризуется наличием1( единиц или и-К нулей в старшихразрядах перед младшей единицей, Диа 35пазон представления биномиальных чисел Р=С. Например, для п=7 и К=4числа 00110, 001111 1111 являютсябиномиальными. 40Перевод исходного двоичного числав биномиальное использует принциппоразрядного взвешивания. Вес каждого разряда биномиального числа опрек-деляется величиной сочетания С , 45Ь- фгде. - число единиц в предшествующих разрядах; д=0,1,2,п. Сочетания формируются формирователем 5,который при подаче на одну группу вхо дов значения и, а на другую значенияК формирует на выходе значение С и,В качестве такого формирователя может,быть использовано НЗУ. Для подсчета числа разрядов п-1, числаединиц и числа нулей (К-.), (и-К)55используются вычитающие двоичные счетчики 2,3 и 4Сравнивают переводимоечисло с весом текущего разряда. Определяют разность между этими числами,С этой целью применяют сумматор 7,При положительном значении разностиили при равенстве этого числа присваивают разряду значение "1", приотрицательном - значение "0", Этуфункцию выполняет блок 8 сравнения,который сравнивает кодовые комбинации на двух группах входов и выдаетсигналы "Больше или равно" или "Мень 11ше, В качестве блока 8 может бытьиспользован цифровой компаратор,Определяют остаток полученнойразности, который при положительномее значении равен абсолютной велииине этой разности, а при отрицательном - исходному значению переводимого числа, и сравнивают с весом следующего разряда. Эту процедуру выполняют до тех пор, пока кодовая комби-.нация не станет удовлетворять условиям биномиального числа.Для получения кода с постояннымвесом к биномиальному коду справадописывают нули, если в нем содержится К единиц, или единицы, если в немсодержится (и-К) нулей, до тех пор,пока разрядность кода. не станет рав.ной и. Выходные кодовые комбинациинакапливаются в регистрах 9 и 10 числа, представляющих собой сдвиговыерегистры.Подробно работу преобразователярассмотрим на примере перевода двоичного кода 011 числа 3 в шести разряд 1ный код с постоянным весом (п=6) счислом единиц К=4,Сигналом установки по входу 13преобразователя выполняются следующие операции. По входу 11 в регистр;1текущей выборки записывается входнаякодовая комбинация 011; по входу 14преобразователя в счетчик 2 - числоп, в данном случае 6-1=5; по входу 15 в счетчик 3 - число К=4; повходу 16 в счетчик 4 - число (п-К),Обнуляются регистры 9 и 10 числа.С выхода регистра 1 текущей выборки входной двоичный код поступает напервый вход сумматора 7 и второй входблока 8. С выхода счетчиков 2 и 3 текущие значения и=5 и К=4 поступаютна входы формирователя 5. При этомна выходе Формирователя 5 появляется4значение сочетания С =.5, которое по"ступает на второй вход сумматора 7 ипервый вход блока 8, Так как на втором входе блока 8 находится исходное40 5 15470число 3, а на первом входе - число 5,блок 8 Формирует сигнал "1 еньше"(3(5), который поступает на соответствующий вход блока 6 синхронизации,т.е. на инФормационный вход тригге 5ра 20. Отрицательный Фронт синхросигнала записывает сигнал "Иеньше" втриггер 20 и открывает элемент ИЛИНЕ 21, Таким образом, сигнал с инверсного выхода триггера 20 черезэлемент ИЛИ-НЕ 21 поступает на третий (управляющий) вход сумматора 7в виде команды Транзит что соответствует транзитной передаче двоичного кода с первого входа сумматора7 на выход без изменения. Одновременно сигнал с инверсного выхода триггера 20 Формирует "0" в первом разрядерегистра 9 числа и запрещает выборку 20счетчика 3. Сигнал с прямого выходатриггера 20 разрешает выборку счетчика 4.Положительным Фронтом синхросигнала на входе 12 преобразователя в регистр 1 текущей выборки с выхода сумматора 7 записывается двоичный кодчисла 3, т,е, 011. В регистр 9 числазаписывается ранее сФормированныйсигнал "0", Одновременно уменьшаетсяна 1 содержимое счетчика 2, т,е,5-1=4 и счетчика 4, т.е. 2-1=1, Содержимое счетчика 3 остается без из-.менения, т.е,.равно 4. На этом завершается первый этап сравнения (взвешивания) входного двоичного кода ивеса старшего разряда биномиальногочисла. Вес разряда числа больше ве,личины входного кода и в регистре 9числа сФормирован первый нуль.Теперь на первый вход Формирователя 5 со счетчика 2 поступает уменьЬенное значение (п), равное 4, асостояние другого входа от счетчика 3не изменяется, т.е, К=4, Таким образом на выходе Формирователя 5 появФ,4ляется число С=1. С выхода регистра 1 текущей выборки на первый входсумматора 7 и на второй вход блока 8поступает число 3, а с выхода Формирователя 5 на второй вход сумматора 7и первый вход блока 8 - число 1. Приэтом блок 8 выдает на первый входблока 6 синхронизации, т,е, на инФормационный вход триггера 20, сигнал"Больше или равно (3)1).Отрицательный Фронт синхросигналапо входу 12 преобразователя записывает сигнал Больше или равно" в 71 6триггер 20 и открывает элемент ИЛИИ Е 21, Таким об раз ом, сиги ал с инверсного выхода триггера 20 поступает на третий (управляющий) вход сум-.и иматора 7 в виде команды Вычитаниет.е, на выходе сумматора 7 имеетсяразность двоичного кода числа 3 спервого входа и числа 1 с второговхода, т,е, 3-1=2. Одновременно этотсигнал Формирует "1" на входе регистра 9 числа и разрешает выборку счетчика 3Сигнал с прямого выхода триггера 20 запрещает выборку вычитающего счетчика 4Положительным Фронтом синхросигнала на входе 12 преобразователя врегистр 1 текущей выборки с выходасумматора 7 записывается число 2.В регистр 9 числа записывается ранеесФормированная 1. Одновременно уменьшается на 1 содержимое счетчика 2,т.е. 4-1=3, и счетчика 3, т,е, 4-1=3,Содержимое счетчика 4 остается безизменения, т,е, равно 1, На этом завершается второй этап сравнения(взвешивания) входного двоичного кода и веса следующего разряда биномиального числа. Вес разряда числаменьше и в регистре 9 числа второйсФормирована единица.Таблица характеризует состояниеэлементов преобразователя.Как видно из таблицы, произойдетдве операции "вычитание" и одна операция "транзит." сумматора 7, покане обнулится один из счетчиков 3 и 4.В указанном выше примере обнулилсясчетчик и, т,е, счетчик 4. Это значит, что процесс преобразования двоичного кода числа 3 в биномиальныйкод с разрядностью п=Ь и числом единиц К=4 завершился,Чтобы биномиальный код преобразовать в равномерный, необходимо дописать недостающие единицы, пока не исчерпается счетчик единиц К.После того, как содержимое счетчика 4 стало равным нулю, с выхода пере-,носа счетчика 4 поступает сигнална третий вход блока 6 синхронизации, т,е, на асинхронный сбросовыйвход триггера 20 и вход элемента,ИЛИ 22, Триггер 20 устанавливаетсяв "0", При этом сигнал с инверсноговыхода триггера 20 разрешает выборкусчетчика 3, а сигнал с прямого выхода триггера 20 запрещает выборкусчетчика 4, т,е, счетчик 4 самоблокируется на нулевом содержимом. Такимобразом, по каждому синхронизирующему импульсу по входу 12 преобразователя будет уменьшать свое содержимоесчетчик 3 и в регистр 9 числа будутпоследовательно заноситься единицыдо тех пор, пока счетчик 3 не обнулится. Как только содержимое счетчика 3 станет равным нуги, с его выхода переноса сигнал поступит на второй вход блока 6 синхронизации, т,е. надругой вход элемента ИЛИ 22, Сигналы переноса со счетчиков 3 и 4 откроют ,элемент ИЛИ 22 иусигнал с его выходапоступит на шестой выход блока 6 син,хронизации, т,ена выход 19 преобра,зователя, свидетельствуя о конце работы преобразователя. При этом в ре гистр 9 числа будет числовая комбина 2 ция 011101, В регистре О числа будетт шесть единиц 111.111 по числу тактов преобразователя, так как на еговход постоянно заведена единица, Этомаска значимости, т,е. только 6 разрядов выходного кода деиствительны,Баска значимости соответствует чис,лу разрядов выходного кода.Таким образом, число тактов рабо ты преобразователя, определяющее его 30 : быстродействие, не зависит от весаразрядов исходного двоичного числаи определяется числом разрядов кодас постоянным весом п. За счет пораз рядного взвешивания повышается быстродействие преобразователя. Формула иэ об ре те ния1, Преобразователь кодов, содержа,; щий регистр текущей выборки, первый вход которого является одноименным40 входом иреоб разов ателя, выход соединен с первым входом сумматора, блок сравнения, первый счетчик, первый вход которого является вторым входом преобразователя, и первый регистр45 числа, выход которого является первым выходом преобразователя, о т л ич а ю щ и й с я тем, что, с цельюповышения быстродействия преобразователя, в него введен второй регистр числа, блок синхронизации, вто50рой и третий счетчики и формирователь ,кодов, выход которогс соединен с вторым входом сумматора и первым входом блока сравнения, выход которого соединен с первым входом блока сиь -55 хронизации, первый выход которого соединен с первыми входами первого регистра числа и второго счетчика,первый выход которого соединен с вторым входом блока синхронизации, второй выход которого соединен с третьим входом сумматора, выход пер" вого счетчика и второй выход второго счетчика соединены с первым и вторым входами формирователя кодов соответственно, второй вход блока сравнения подключен к выходу регистра текущей выборки, выход сумматора соединен с вторым входом регистра текущей выборки, выход третьего счетчика соединен с третьим входом блока синхронизации, третий выход которого соединен с первым входом третьего счетчика, вторые входы второго и третьего счетчиков, четвертый вход блока синхронизации, третий вход регистра текущей выборки, второй вход первого регистра числа и первый вход второго регистра числа подключены к второму входу преобразователя, четвертый вход регистра текущей выборки, вторые входы первого счетчика и второго регистра числа и третьи входы второго и третьего счетчиков и первого регистра числа объединены и являются третьим входом преобразователя, третий вход первого счетчика и четвертые входы второго и третьего счетчиков являются соответственно четвертым - шестым входами преобразователя, выход второго регистра числа и четвертый выход блока синхронизации являются вторым и третьим выходами пре об разов ателя соо тве тственно,2. Преобразователь по п. 1, о т - л и ч а ю щ и й с я тем, что блок синхронизации содержит триггер, элемент ИЛИ и элемент ИЛИ-НЕ, первые входы триггера и элемента ИЛИ объединены и являются вторым входом блока синхронизации, инверсный выход триггера соединен с первым входом элемента ИЛИ-НЕ и является первым выходом блока синхронизации, вторые входы триггера и элемента ИЛИ-НЕ объединены и являются четвертым входом блока синхронизации, третий вход триггера и второй вход элемента ИЛИ объединены и являются третьим входом блока синхронизации, четвертый вход триггера является первым входом блока синхронизации, выход элемента ШП-НЕ, прямой выход триггера и выход элемента ИЛИ являются соответственно вторым, третьим и четвертым выходами блока синхронизации., 9 1547071 Вычитающий счетчик Формирователь 5Регистр 1текущейвыборки Результатсравнения в лоОперациясумматора 7 3 4 сочетаний гическом блоке 8 4 2 4 1 5 1 Транзит 3 Вычита 0 1 Меньше Больше или рав- ние но 11 11 11 2 0 Меньше Ий) 23(1) 25(ф) 253) Я(гр) Составитель С. БерестевичТехред Л.Сердюкова Корректор В.Гирняк Редактор А,ЛежнинаЗаказ 85 Подписное Тираж Ь 64 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 3 3 2 2 1 1 О. 10 1 1 0 0 11 11 11 Транзит Результаты операции навыходесумматора 7 1 0 О 0 Информация в регистре 9числа 1 О 0 1