Устройство для считывания информации

(51)4 С 06 К 11 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР САН(72) вам для считыель изобретения астности к устро ания,информации. аев, П.И, Харасявичюс,и В.Е, Лялин12 (088.8)е свидетельство СССРС 06 К 15/14, 1983.свидетельство СССРС 06 К 11/00, 1982. Р М Г Бенткус 681327 Авторск 3998, кл торское 0165, кл повышени достигае во четыр торов, д формироваэлементов и устроиства - ем в устройств, двух компаратрех триггеров, ьсов, ключа, двух нта ИЛИ. 3 ил. надежностся внедени Ю.3)6)118 х регистр шифратора еля имп Ии эле Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для считывания информации с ее последующим вводом в ЭВМ.Цель изобретения - повышение надежности устройства.На фиг.1 представлена схема предлагаемого устройства; на фиг.2- схема блока памяти; на фиг.З - схема арифметического блока.Устройство содержит датчик 1 сигналов, блок 2 усилителей, первый 3, второй 4, третий 5 и четвертый 6 регистры, первый 7 и второй 8 компараторы, дешифратор 9, первый 10 и второй 11 блоки памяти, первый 12, второй 13 и третий 14 триггеры, формирователь 15 импульсов, первый 16, второй 17 и третий 18 ключи, блок элементов ИЛИ 19, первый 20, второй 21 и третий 22 элементы И и элемент ИЛИ 23. Блок памяти (фиг.2) состоит из первого 24 и второго 25 сдвиговых регистров, пе коммутаторов, 29, генератор 31 умножения, квадрат, перв третьего 35 и ров, арифметимента ИЛИ 38пульсов. Арифсостоит из пертретьего 42, ч44 блоков умндения н квадр47 и третьегопервого 49 и ния, первого его 53 регист го 55 ключейУстройство разом.Информация сигналов едонательно ых двоичных АВТОРСКОМУ С ФИЗОБРЕТИДЕТЕЛЬСТВУ РОЙСТВО ДЛЯ СЧИТЫВАНИЯ И ретение относится к авто" вычислительной технике, в рвого 26 и второго 27 счетчика 28, триггера а 30 импульсов, блока блока 32 возведения в ого 33, второго 34, четвертого 36 сумматоеского блока 37, элеформирователя 39 имметический блок (фиг,З) ного 40, второго 41, етнертого 43 и пятого жения, блока 45 вознеат, первого 46, второго 48 блоков вычитания, торого 50 блоков деле, второго 52 и треть-ов, первого 54 и второсумматора 56.работает следующим обсчитываемая датчиком оит из нескольких пос ередаваемых И-разрядисел, каждый считывае35 х,(з.-3) - и, х (-3) х, (з.-1) х, ( з.- ) )- п, (х, (1-3 ) )зц 1 з г.1х (1-3) - Ы, х,(1-,1) 3 1501 мый код сопровождается импульсом по первому синхронизиругощему выходу датчика 1. Датчик 1 сигналов передает в одном кадре информацию об одном ис следуемом процессе тремя аналого-цифровыми представлениями с различными коэффициентами усиления,.что повышает динамический диапазон передаваемой информации при жестко заданной ее разрядности, После установки чет-. вертого регистра 6 в исходное состояние импульсом с второго синхронизирующего выхода датчика 1 происходит последовательный сдвиг единичного потенциала на вьгходах регистра 6 по первым синхрониэирующим импульсам с датчика 1. Полученные импульсы на выходах четвертого сдвигового регистра 6 являются исинхронизирующими для первого 3, второго 4 и третьего 5 регистров, В первый регистр 3 принимается информация о максимально усиленном представлении процесса (коэффициент усиления - Ы,), во второй регистр 5 - с меныдим коэффициентом усиления ог ,а в третий регистр б - информация о процессе без усиления. Иэ-за неидеальности характеристик этих усилителей отношение цифровых кодов усиленных сигналов об исследуемом процессе к концу неусиленного сигнала будет отличаться от предварительно заданных. Кроме того, появляется постоянный амплитудный сдвиг 8, и р, Если Лналогичные выражения и для коэфФициентови р,Таким образом, в первом регистре3 будет значение х (з.), а во второмрегистре 4 - х (з.), а в третьем -х (з.),Компараторы 7 и 8 определяют наличие переполнения информации.в пер -вом регистре 3 и во втором регистре4. В случае переполнения на их выходах появляется сигнал,"1"В случае, если не переполнено, импульс 110 4значения сигналов в неусиленном канале, усиленном в дг и в максиглальио усиленном в д, раз, обозначим 5соответственно х (з), х. (д) и х,(1), то искомое значение сигнала об исследуемом процессе обозначим х(з.), з. = 1,М, которое необходимо ввести в ЭВМ, в случае, если х,(з.) не переполнено принимается равным(1) = Р, + о, ),если х,(1) переполнено, а хз(з.)нет, то15х(з.) = Рз+ а( х(з)Если же х, (1) и хз(з.) переполнены,тозКоэффициенты ре( р и с( определяются методом наименьших квадратов по последним и переполненнымзначениям сигналов х з хх, минимизируя выражение ь(х (з.-3) - (р,+с(,х, (з.-3) ) )1 а 1и 30з3 Р;я" З1-1Минимум первого из них достигается на значениях с второго выхода датчика 1 через стробирующий вход дешифратора 9 проходит на первый выход дешифратора 9. Этот импульс поступает на управляющий вход первого блока 10 памяти и задним фронтом установит в единичное состояние первый триггер 12.Блоки 10 и 11 памяти (фиг,2) работают следующим образом. По переднему фронту импульса на управляющем входе происходит одновременный.сдвиг параллельных разрядов и запись50 в первую группу разрядов первого сдвигового регистра 24 значения сигнала х а во второй сдвиговый регистр 25 - значение х . Предва 5 рительно перед началом работы устройства эти регистры обнуляются.Передний Фронт импульса с управляющего входа устанавливает в ноль счетчик 28 и сумматоры 33-36, а задний фронт устанавливает в единичное состояние триггер 29. При этом, положительный уровень с его выхода разрешает работу генератора 30, им-, пульсы с которого начинают поступать на счетный вход счетчика 28 и на стробирующие входы сумматоров 33-36.Для определенности считаем, что регистры 24 и 25 уже заполнены, Тогда цифровой код со счетчика 28 служит адреснымдля коммутаторов 26 и 27. По переднему .Фронту импульсов с генератора 30 происходит суммирование значений в сумматорах 33-36, в 25 первом сумматоре 33 - значения х , которое получается на выходе блока 32, а во втором - значения хв третьем - значения х,(д) хз, которые получаются на выходе блока 31 30 умножения, в четвертом - значения х . После опроса всех групп выходов регистров 24 и 25 на выходе переполнения счетчика 28 появляется положительный фронт, который устанавливает триггер 29 в исходное состояние, запрещая тем самым работу генератора 30 импульсов, и поступает на формирователь 39, На выходе последнего формируется синхронизирующий 40 импульс, являющийся выходным для блока 10 памяти.Арифметический блок 37 (фиг.3), который реализует Функции, определяемые выражениями (4 и 5), производит вычисление коэффициентов с,и р, по значениям х .Ех х,хи Хх, которые поступают с сумматоров 33-36 .оответственно на первый,второй, третий и четвертый входы арифметического блока 37. Полученнь 1 е коэффициенты на выходах блока 49 деления и на выходах блока 50 деления - р служат основой для определе 1ния значений х(1) по выражению (1). Для Этого на пятый вход арифметического блока 37 подается значение х,(д). Цифровой код с сумматора 56 является выходным как для арифметического блока 37, так и для блока 10памяти,В случае неполного заполнениясдвиговых регистров 24 и 25 информацией, на выходе элемента ИЛИ 38имеется нулевой потенциал. В этомслучае определение реальных коэффициентов с и р, некорректно и указанный нулевой потенциал поступает варифметический блок 37, В последнемключи 54 и 55 переключаются на выходы регистров 52 и 53, в которыепредварительно занесены ожидаемыезначения с(, и р, При полном заполнении регистров 24 и 25 на выходеэлемента ИЛИ 38 появляется единичный уровень, переключающий ключи54 и 55 на реально вычисленные значения коэффициентов с(, и р,. В исхоной информации значение коэффициента ф всегда отлично от нуля и1поэтому возможность появления полностью нулевой информации на входах,элемента ИЛИ 38 исключена. Информация с выхода блока 10 памяти поступает на первый ключ 16, который открыт разрешающим потенциалом с первого триггера 12 и далее через блокэлементов ИЛИ 19 на выход устройства. Синхронизирующий импульс для .выходного сигнала поступает с синхронизирующего выхода блока 10 памяти через открытый первый элементИ 20 и элемент ИЛИ 23.Формула изобретенияУстройство для считывания информации, содержащее датчик сигналов, первый выход которого соединен с первым входомблока усилителей,первый и второй блоки памяти, первые выходы которых соединены с информационными входами первого и второго ключей, выходы которых соединены с первым и вторым входами блока элементов И 5 И, первый триггер, первый компаратор и первый и второй элементы И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит четыре регистра, второй компаратор, дешифратор, второй и третий триггеры,формирователь импульсов, третий ключ, третий элемент И и первый элемент ИЛИ, второй и третий выходы датчика сигналов соединены с вторым и третьим входами блока усилителей, 15 о 111 Опервый выход которого соединен с информационными входами первого, второго и третьего регистров, входысинхронизации которых соединены спервым, вторым и третьим выходамичетвертого регистра, выход "Сброс"которого соединен о вторым выходомблока усилителей, а вход синхрони-,зации соединен с третьим выходомблока усилителей, входы "Сброс". пер"вого, второго и третьего триггерови вход стробирования дешифраторасоединены с третьим выходом блокаусилителей, выходы первого и второгорегистров соединены с входами первого и второго компараторов и с первыми информационными входами первого и второго блоков памяти соответственно, выход третьего регистрасоединен с вторыми информационнымивходами первого и второго блоков памяти и с информационными входамитретьего ключа, выходы первого ивторого компараторов соединены спервым и вторым информационными входами дешифратора, первый и второйвыходы дешифратора соединены с установочными входами первого и второготриггеров и с управляющими входамипервого и второго блоков памяти,третин вьиод дешифратора соединенс установочными входами третьеготриггера и с входом формирователяимпульсов, выход которого соединен с 5первым входом третьего элемента И,выход третьего триггера соединен свходом управления третьего ключа ис вторым входом третьего элемента И,выход первого триггера соединен суправляющим входом первого ключа ис первым входом первого элемента И,второй вход которого соединен с вторым выходом первого блока памяти,авыход соединен с пеРвым входом первого элемента ИЛИ, выход третьегоключа соединен с третьим выходомблока элементов ИЛИ, выход которогоявляется первым выходом устройства,выход второго триггера соединен суправляющим входом второго ключа ис первым входом второго элемента И,выход которого соединен с вторымвходом первого элемента ИЛИ, третийвход которого соединен с выходомтретьего элемента И, а выход первогоэлемента ИЛИ является вторым выходом устройства, второй выход второ-го блока памяти соединен с вторымвыходом второго элемента И.1501110 дактор Ю,а Заказ 4873/48 Тираж 668 Подписно ГКНТ СССР комитета по изобретениям и открытия Москва, Ж, Раушская наб., д. 4/5 мбинат Патент", г. Уж ул Гагарина, 10 изводственно-издательск сударственног 113035