Устройство для отладки программ

(19) 4 С 06 Р 11 2 ИСАНИЕ ИЗОБРЕТЕНИЯ ТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕ(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ. (57) Изобретение относится к .автоматике и вычислительной технике и может быть использовано при отладкепрограмм микропроцессорных систем.Целью изобретения является расширение функциональных возможностейустройства за счет обеспечения отладки программ в реальных условиях.Устройство содержит блок 1 управления, регистры 2 и 11 данных, блоки3 и 8 индикации данных, регистр 4адреса, блок 5 индикации адреса,блоки 6 и 10 сравнения соответст"венно адресов и данных, регистр 12адреса останова, дешифратор 13 старших разрядов адреса, элементы И-НЕ14-17. Устройство обеспечивает различные режимы обмена информациеймежду блоками устройства и междуустройством и отлаживаемой микропроцессорной системой, дополнительные возможности запоминания и индикации информации адресации к отладочной памяти. 1 з.п. ф-лы, 1 ил.Изобретение относится к вычислительной технике и может быть исполь 50 зовано для отладки программных иаппаратных средств и тестированиямикропроцессорных систем (МПС).Целью изобретения является расширение функциональных возможностейустройства за счет отладки программв реальных условиях,На чертеже изображена структурнаясхема устройства для отладки программ. Схема содержит блок 1 управления, первьй регистр 2 данных, первьй блок 3 индикации данных, регистр4 адреса, блок 5 индикации адреса,блок б сравнения адресов, регистрданных, второй блок 8 индикации данных, блок 9 отладочной памяти, блок10 сравнения данных, второй регистр11 данных, регистр 12 адреса останова, дешифратор 13 ста)ших разрядовадреса, элементы И-НЕ 14-17, регистр18 режимов дешифратор 19 командблока управления, элементы И 20 и21, элементы ИЛИ 22 и 23, блоки 24и 25 задержки.Кроме того, на чертеже показанывходы-выходы 26-124.Устройство работает следующим образом.При записи информации в блок 9отладочной памяти в регистр 2 дан:ных и регистр 4 адреса предварительно заносятся данные и адрес, причемна первьй вход данных регистра 2данных от устройства ввода поступаютданные по сигналу, приходящему на,на первьй адресный вход регистра 4адреса поступает адрес от устройства ввода по сигналу на вход записирегистра 4 адреса с выхода дешифратора 19 команд. Управляющие сигналывырабатываются блоком 1 управленияпри поступлении от устройства вводаинформации на вход. данных и признакакоманды на входах дешифратоуа 19команд. С выходов 1 регистра 2 данныхна информациойный вход блока 9 отладочной памяти поступаеткод и записывается по сигналу, поступающемуна вход записи блока 9 отладочнойпамяти, по адресу, поступившему наадресньй вход блока 9 с выхода регистра 4 адреса. Обращение с цельюзаписи или чтения производится к 8 разрядной ячейке блока 9, если навходы элементов И-НЕ соответственно 14-17 поступает сигнал уровня логической единицы, В этом случае при поступлении с одного иэ выходов дешифратора 13 старших разрядов сигнала уровня логической нуля на вход одного из элементов И-НЕ 14, 15.16 и 17, на выходе соответствующего элемента появится сигнал логической единицы. Обращение производится к 24-разрядной ячейке памяти, Если на входы элементов И-НЕ 14-17 поступают нулевые потенциалы, при чтении из блока 9 по команде, поступающей от устройства ввода, запись адреса в регистр 4 адреса производится таким же образом, как и при записи в блок 9 отладочной памяти, Считывание из блока 9 отладочной памяти производится по сигналу, поступившему на вход чтения с выхода элемента ИЛИ 23. Сигнал на выходе элемента ИЗПг 23 появляется при поступлении сигнала на его вход с выхода дешифратора 19 команд.Информация с выхода блока 9 отладочной памяти гоступает на информационный вход регистра 2 данных и заносится в него по сигналу, поступившему на его вход записи с выхода блока 2 задержки. Блок 2 задержки служит для задержки на время чтения из блока 9 отладочной памяти, поэтому сигнал записи в регистр 2 данных поступает на его вход записи после того, как данные в блоке 9 отладочной памяти появляются на выходе. Информация с выхода регистра 2 данных поступает для индикации на вход данных блока 3 индикации данных. Сигнал, поступающий на управляющий вход этого блока индикации, запрещает или разрешает индикацию в зависимости от его уровня. При каждом обмене информацией между блоками устройствадля отладки программ с отлаживаемой микропроцессорной системы 11 ПС с устройством ввода-вывода в регистр 18 режимов предварительно загружается код, который интерпретируется блоком 1 управления и определяет направление и режим обмена. Код поступает на информационньй вход регистра 18 режимов от устройства ввода-вывода по сигналу, поступающему на вход записи регистра режимов 18 от устройства ввода-вывода. Данные из блока 9 отладочной памяти могут быть переда1425687 ны через регистр 2 данных к устройству ввода-вывода и от него, например, в ЭВМ с целью их анализа и контроля, Адрес с выхода регистра 4 адреса также может быть передан через устройство ввода-вывода во внешнюю среду. Кроме того, адрес может индицироваться в блоке 5 индикации.Возможны различные режимы отлад ки. В режиме непрерывного выполнения программы МПС по сигналу, поступающему от МПС на вход записи регистра 4 адреса, на его информационный вход поступает адрес, а с его выхода поступает на адресный вход блока 9 отладочной памяти. Управляющий сигнал от МПС поступает на вход элемента ИЛИ 23, с выхода которого сигнал чтения поступает на вход блока 9 отладочной памяти, После задержки на время чтения, осуществляемой блоком 25 задержки, данные по сигналу, поступающему с выхода блока 25 задержки, заносятся в регистр 2 дан ных. Блок 24 задержки осуществляет временную задержку выдачи сигнала готовности данных на время записи данных в регистр 2 данных. С выхода регистра 2 данных данные передаются к МПС по управляющему сигналу, поступающему к МПС с выхода элемента РЛИ 22, Если эти данные являются командой, то она выполняется процессором МПС. Управляющий сигнал35 с выхода элемента ИПИ 22 вырабатывается с учетом состояния регистра 18 режимов. При положительном уровне сигнала, поступающего на входэлемента И 21, на второй вход этогоэлемента поступает также сигнал положительного уровня с выхода блока24 задержки. При этом с выхода элемента И 21 поступает сигнал на входэлемента ИЛИ 22. В шаговом режимеотладки на вход элемента И 21 с выхода регистра 18 режимов поступаетсигнал низкого уровня, который запрещает прохождение сигнала с выходаэлемента И 21 на вход элемента ИЛИ 22.Управляющий сигнал на выходе элемента ИЛИ 22 формируется при поступлении сигнала с выхода дешифратора 19команд на вход элемента.ИЛИ 22. Сигнал на выходе дешифратора 19 командФормируется при поступлении на еговход соответствующего кода от устройства ввода-вывода по сигналу,поступающему на вход признака команды цешифратора 19 команд от устройства ввода-вывода. Таким образом, управление шаговым режимом отладки осуществляется оператором с помощью устройства ввода информации.При непрерывном выполнении программы МПС устройством анализируются адреса выполняемых команд и информации, являющаяся командой или операндом, или содержимым регистра состояния. Эта информация сравнивается в блоках 6 и 10 соответственно с содержимым регистра 12 адреса останова и регистра 11 данных. При совпадении с выходов блоков 6 или 10 на входы регистра 18 режимов поступают сигналы, которые переводят устройство в режим отладки по шагам. Информация в регистры 11, 12 заносится с их информационных входов от устройства ввода-вывода при поступлении на их входы записи управляющих сигналов.При выполнении программы МПС промежуточные результаты вычислений, нужные для контроля правильности выполнения программы .МПС, могут быть занесеныв регистр 7 данных от МПС (по сигналу записи), содержимое которого поступает на блок 8 индикации. Индикация может быть разрешена или запрещена по сигналу, поступающему на вход блока 8. Формула изобретения 1.устройство для отладки программ, содержащее блок управления, первый регистр данных, регистр адреса, блок индикации адреса, блок сравнения адресов, блок отладочной памяти, регистр адреса останова и первый блок индикации данных, причем первый информационный вход устройства соединен с первым информационным входом первого региСтра данных и информационным входом регистра адреса оста- нова, второй информационный вход устройства соединен с вторым информационным входом регистра данных, информационный выход блока отладочной памяти соединен с третьим инФормационным входом первого регистра данных, выход которого соединен с информационным входом первого блока индикации, с первым информационным входом блока отладочной. памяти, с первым входом блока сравнения данныхи является первым информационньмвыходом устройства, первый адресныйвход устройства соединен с первыминформационным входом регистра адреса, второй адресный вход устройства соединен с вторым информационнымвходом регистра адреса, первый входпризнака адреса устройства соединенс входом записи регистра адреса,первый выход которого соединен синформационным входом блока индикации адреса, с первым входом блокасравнения адресов и является адресным выходом устройства, второй инФормационный выход регистра адресасоединен с адресным входом блокаотладочной памяти, выход регистраадреса останова соединен с вторымвходом блока сравнения адресов,о т л и ч а ю щ е е с я тем, что,с целью расширения Функциональныхвозможностей устройства за счетобеспечения отладки программ в реальных условиях, в устройство введены второй регистр данньгх, второйблок индикации данных, блок сравнения данных, буферный регистр,"дешифратор старших разрядов адреса,четыре элемента И-НЕ, причем выходыстарших разрядов регистра адресасоединены с входами дешифраторастарших разрядов, адреса, первый,второй, третий и четвертый выходыкоторого соединены с первыми входамисоответственно первого, второго,третьего и четвертого элементовИ-НЕ, выходы которых соединены соответственно с первым, вторым, третьими четвертым входами обращения блокаотладочной памяти, первый,. второй,третий, четвертый, пятьй, шестой,седьмой, восьмой, девятый, десятый,,одиннадцатый, двенадцатый и тринад-цатый выходы блока управления соединены,соответственно с первым входомзаписи первого регистра данных, спервым входом записи регистра адреса,с входом записи блока отладочнойпамяти, с выходом признака записиустройства, с входом признака записи второго регистра данных, с входом признака записи регистра адресаостанова, с входом чтения блока отладочной памяти, с вторым входомзаписи первого регистра данных, свходом разрешения индикации первогоблока индикации данных, с входомразрешения индикации второго блока 5 10 15 20 25 30 35 40 45 50 55 индикация данных, с входом разрешения индикации блока индикации адреса, с третьим входом записи первого регистра данных и вторым выходом записи устройства, выход опроса обращения блока управления соединен с вторыми входами первого, второго, третьего и четвертого элементов И-НЕ, первый информационный вход устройства соединен с информационным входом блока управления и информационным входом второго регистра данных, выходы равенства блоков сравнения адресов и данных соединены соответственно с первым и вторым режимными входами блока управления, вход признака рейма устройства соединен с входом записи режима блока управления, вход обращения устройства соединен с первым входом блока управления, вход признака данных устройства соединен с входом записи буферного регистра, третий информационный вход устройства соединен с информационным входом буферного регистра выход которого соединен с информационным входом второго блока индикации, второй вход признака адреса ссединен с вторым входом записи регистра адреса и первым входом блока управления, вход признака команды устройства соединен с входом опроса дешифратора команд,2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок управления содержит регистр режимов, первый и второй элементы И. первый и второй элементы ИЛИ, первьгй и второй блоки задержки и дешифратор команд, причем первый и второй режимные входы блока управления соединены с соответствующими установочными входами регистра режимов, вход признака записи реяима соединен с входом записи регистра режимов, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы дешифратора команц соединен с первым, вторым, третьим, четвертым, пятым, и шестым выходами блока управления, с первыми входами первого и второго элемента .1 ЛИ, выход которого является седьмыч выходом блока и через первый элемент задержки соединен с восьмым выходом блока и с входом второго элемента задержки, первый, второй, третий, четвертый, пятый и шестой информационные выходы регистСоставитель В.СигаловТехред М,Ходанич Корректор С.Шекмар Редактор Н.Гунько Заказ 4772/48 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 1425687 8ра режимов являются соответственно элемента ИЛИ и первого элемента И, девятым, десятым, одиннадцатым вы- выход первого элемента И является ходами блока управления и соединены двенадцатым выходом блока, выход с выходом опроса обращения блока5второго элемента задержки соединен управления, с первыми входами соот- с вторым входом второго элемента И, ветственно первого и второго эле- выход которого соединен с вторым ментов И, первый и второй входы входом первого элемента И, выход блока управления соединены с вторы- которого является тринадцатым выми входами соответственно второго 10 ходом блока.