Способ многоканального аналого-цифрового преобразования сигналов и устройство для его осуществления

(5 4 Н 03 М 1 46 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ;(71) Институт теплофизики СО АН СССР (72) Е,ВБКожухова и В.,И.Титков (53) 681325(088.8)(56) Балакай В.Г. Интегральные схемы АЦЦ и ЦАП. М.: Энергия, 1978, с,246- 247, рис.621.Сенченко В.Р. Многоканальный аналого-цифровой преобразователь, приборы и техника эксперимента, 1985, В 2 с.129-131.(54 г СПОСОБ ННОГОНАНАПЬНОГО АНАЛОГО ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ СИГНАЛОВ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение относится к иэмери тельной технике и может исяольэоватв ся в системах сбора информации от большого числа аналоговых датчиков. Изобретение позволяет повысить быстродействие. Это достигается тем, что оценку входных сигналов осуществляют в два этапа. На первом .этапе онределяют Н старших иэ Р разрядов полной оценки входных сигналов путем одновременного сравнения всехвходных сиг" налов со ступенчато, нарастающим .грубыми квантами 11), /2. эталоннви сиг.- налом н запоминают по каждому каналу значение уменьшенного на полкванта 0, /288 эталонного сигнала в момент его превращения входного сигнала. На втором этапе осуществляют оценкуоставшихся Р-Н младших разрядов путем . поразрядного уравновешивания входных сигналов поочередно в каждом канале, начиная с уровней опорных напряжений, ;записанных в память на первом этапе, .а в устройство для осуществления спо- Бн3 1 соба, содержащее аналоговые компаратари 8, иультнпленсор 4, пнрроенелого- (/) вый преобразователь 7, блок 5 управления, введены постоянное эапоми- С нающее устройство 1, оперативное запоминающее устройство 2, счетчик 6 импульсов, коммутатор 32 с. и 1 э.п. ф-лы, 2 нл.Изобретение относится к измерительной технике и может быть использовано в системах сбора информации отбольшого числа аналоговых датчиков,Цель изобретения - повышение быстродействия.На фиг.1 приведена функциональнаясхема устройства; на фиг.2 - функциональная схема блока управления. 1 ОУстройство содержит (фиг.1) постоянное запоминающее устройство (ПЗУ)оперативное запоминающее устройство (ОЗУ) 2, коммутатор 3, мультиплексор 4, блок 5 управления, счетчик 156 импульсов, цифроаналоговый преобразователь (ЦАП) 7, аналоговые компараторы 8. Блок 5 управления (фиг.2)выполнен на В-триггерах 9-13, элемен"те И 14, генераторе 15 импульсов, 20счетчике 16 импульсов, мультиплексо-,рах 17 и 18, счетчике 19 импульсов,инверторе 20, мультиплекорах 21 и 22,элементе ИЛИ-НЕ 23, счетчике 24 импульсов, инверторе 25, счетчике 26 25импульсов и элементе ИЛИ 2.Усгройство работает следующим образом.Оценка значений входных сигналов производится в два этапа. На первом30 этапе осуществляется оценка Н старших из Р разрядов полной оценки входных сигналов. Во время этого этапа на младшие н старшие входы ЦАП 7 поступают через коммутатор 3 соответственно 35 нулевой и выходной. коды счетчика 6, содержимое которого увегичивается на единицу в каждом такте преобразования по сигналу с второго выхода блока 5, В соответствии с содержимым 40 счетчика б на выходе ЦАП 7 вырабаты- вается ступенчато нарастающий грубыми квантами 11 /2" эталонный сигналмаксБ. Этот сигнал поступает на первые входы аналоговых компараторов 8 и 45 сравнивается с измеряемыми сигналами 11 с - 11 поступающими на вторые входы аналоговых компараторов 8. Результаты этого одновременного сравнения всех входных сигналов с эталонным сигналом зпоминаются на время такта преобразования в соответствии с высоким уровнем сигналов на втором выходе блока, 5 на третьем входе аналоговых компараторов 8. Это позволяет 55 совместить процесс установления сле" дующего значения эталонного сигнала с процессом формирования содержимого ячеек ОЗУ 2 с помощью мультиплексора 4 и ПЗУ 1 в соответствий с предыдующим содержимьи ячеек ОЗУ 2 и результатами сравнений входных сигналов с текущим значением эталонного сигнала, В течение каждого такта преобразования блок 5 формирует на адресных входах мультиплексора 4 и ОЗУ 2 последовательность двоичных номеров всех М каналов устройства, В соответствии с этой последовательностью номеров выходные сигналы аналоговых компараторов 8 поочередно поступают через мультиплексор 4 на третий адресный вход ПЗУ 1 на первые адресные входы которого при этом поочередно поступает содержимое ячеек ОЗУ 2, а на его второй адресный вход поступает в течение всего 1 первого этапа преобразования единичный сигнал с первого выхода блока 5. При этом на информационные входы ОЗУ 2 поступает содержимое старшей половины адресного пространства ПЗУ 1, где хранится таблица состояний счетчика с остановом по условию нулевого значения на третьем адресном входе ПЗУ 1. В этом случае при поочередной подаче в течение каждого такта преобразования на первый и третий адресные входы ПЗУ 1, соответственно, предыдущего содержимого ячеек ОЗУ 2 и выходных сигналов компараторов 8 через мультиплексор 4 на выходах ПЗУ 1 Формируются коды, которые поочередно записываются в ячейки ОЗУ 2 по сигналам записи низкого уровня с четвертого выхода блока 5, что обеспе чивает реализацию многоканального счетчика с остановом по каждому каналу в момент превышения эталонным сиг . налом 11 входного сигнала (в момент перехода выходного сигнала аналогово го компаратора из единичного состоя ния в нулевое). При этом в ячейку ОЗУ 2 с номером соответствующего канала записываются в каждом такте преобразования цифровые эквиваленты текущих значений эталонного сигнала 1 увеличенные на полгрубого кванта/2" до момента, пока эталонный мь кссигнал меньше входного сигнала этого канала и цифровой эквивалент уменьЭн щенного на полкванта О,/2 значения эталонного сигнала 11 в момент превышения эталонным сигналом входного сигнала этого канала, начиная с этого момента и до конца первого этапа, Это позволяет за время 2 1 т, гден3 1411Ст - время одного такта преобразования, одного прохода эталонного сигнала от нуля до максимума произвестиоценку Н старших из Р разрядов полной 5оценки входных сигналов и запомнить вячейках ОЗУ 2 цифровые эквивалентыэталонных сигналов, с которых следуетначинать поразрядное уравновешиваниевходных сигналов поочередно в каждом 1 Оканале для получения Р-разрядных цифровых эквивалентов входных сигналовпутем уточнения Р-Н младших разрядовна втором этапе преобразования.На втором этапе преобразования 15на адресных входах мультиплексора4 и ОЗУ 2 поочередно устанавливаютсякоды всех М номеров каналов черезвремя, равное Р-Н тактам, в течениекоторого определяются значения Р-Н 2 Омладших разрядов цифрового эквивалента входного сигнала заданного канала.При установке кода номера очередногоканала на адресных входах мультиплек.сора 4 и ОЗУ 2 содержимое ячейки 25ОЗУ 2 с номером этого канала поступаф ет на первые адресные входы ПЗУи на входы ЦАП 7 через коммутатор 3. При этом на выходе ЦАП 7 ; успанавливается эталонный сигналравный значению уменьшенногона полкванта Б/2" эталонногосигнала в момейт его превьппения входного сигнала этого канала на первомэтапе преобразования. И с этого уровня напряжения начинается поразрядовоеуравновешивание входного сигнала выходным сигналом ЦАП 7 с помощью компаратора этого канала, мультиплексора4, ОЗУ 2, ПЗУ 1 и коммутатора 3.При этом на информационные входыОЗУ 2 поступает в соответствии снулевым сигналом с первого выходаблока 5 на втором адресном входе ПЗУ1 содержимое младшей половины адресного пространства ПЗУ 1, где хранится таблица состояний регистра последовательного приближения. В этомслучае при подаче в тактах преобразования на первый и третий адресныевходы ПЗУ 1 соответственно предыдущего содержимого ячейки ОЗУ 2 с номеромзаданного канала и выходного сигналааналогового компаратора этого каналачерез мультиплексор 4 на выходахПЗУ 1 Формируется код в соответствии55с этой таблицей состояний регистрапоследовательного приближения, кото .,рый заносится в эту же ячейку ОЗУ 2 972по сигналу записи низкого уровня с четвертого выхода блока 5, что обес-. печивает реализацию функции регистра последовательного приближения, причем с начальной установкой в свое для каждого канала состояние в соответствии с содержимым ячеек ОЗУ 2, записанным на первом этапе, Это позволяет произвести поочередное уравновешивание входных сигналов и определить значения Р-Н младших разрядов их цифровых эквивалентов за время второго этапа М)Р-Н)СТаким обращом, суммарное время пер. вого и второго этапов преобразования всех М входных сигналов определяется выражением2 .+ М(Р-Н 11и по сравнению с известным способом быстродействие предлагаемого повьппается в Р/Род (М/2) раз.Формула из об ре тения1. Способ многоканального аналого" цифрового преобразования сигналов, заключающийся в формировании старших разрядов выходного кода и последующем формировании младших разрядов, выходного кода путем поразрядного уравновешивания входных сигналов соответствующими уровнями компенсирующего сигнала поочередно в каждом канале, о т л и ч а ю щ и й с я тем, что, с целью повьппения быстродействия, при формировании старших разрядов вы- ходного кода входные сигналы одновременно во всех каналах сравнивают сэталонным ступенчато-нарастающим сигналом, величина ступени которого соответствует весу младшего из группы старших разрядов выходного кода, опре ,деляют момент превышения эталонным ступенчато-нарастающим сигналом входного сигнала в каждом канале и форми руют в каждом канале код, соответствующий этому значению эталонного ступенчато-нарастаюшего сигнала, уменьшенному на половину величины ступени эталонного ступенчато-нарастающего сигнала, и запоминают его, запомненный код в каждом канале затем преоб разуют в соответствующую аналоговую величину и используют в качестве начального уровня компенсирующего сигнала при Формировании младших разрядов выходного кода соответствующего1411972 МЕп 1 Ход (М/1 п 2) канала, причем оптимальное значение количества старших разрядов выходногоБп 1 1 од (М/1 п 2) при ХодЕп 1 1 од (М/1 п 2)1 + 1 при где Н " количество старших разрядов;М " количество каналов.2, Устройство для многоканальногоналого-цифрового преобразованияигналов, содержащее М аналоговыхомпараторов, где М - число каналовреобразователя, первые входы которыхбъединены и соединены с выходомифроаналогового преобразователя, втоой вход каждого аналогового компаатора является соответствующейходной шиной, выходы аналоговых комараторов соединены с соответствующи Ои информационными входами мультилексора, блок управления, первыйход которого является шиной "Пуск",т л и ч а ю щ е е с я тем, что,целью повышения быстродействия,него введены постоянное запоминаю"ее устройство, оперативное запоминаюее устройство, счетчик импульсов иоммутатор, выходы которого соединеы с соответствующими входами цифро 30налогового преобразователя, первыеформационные входы коммутатораоразряцно объединены с первыми адресыми входами постоянного запоминаю-его устройства и соединены с соотетствующими выходами оперативного , апоминающего устройства, адресныйход коммутатора объединен с вторым адресным входом постоянного запоминающего устройства и соединен с пер О дым выходом блока управления, вторые Информационные входы коммутатора являются шиной логического нуля, третьи фнформационные входы коммутатора оединены с соответствующими информационными выходами счетчика импульсов выход переноса которого соединен с вторым:входом блока управления, вто Рой выход которого соединен с третьими фходами . М аналоговых компараторов и входом суммирования счетчика импульсов, третий и четвертый выходы блока правления соединены соответственно 4 входом разрешения выборки постоянно;1 о запоминающего усФройства и входом Запись-чтение" оперативного запомиНающего устройства, пятый выход блока правления является шиной готовности результата, шестые выходы блока кода связано с количеством каналовсоотношением 1 ор; М р Еп 1 1 оц (М/1 п 2)управления соединены с соответствующи. ми адресными входами мультиплексора и оперативного запоминающего устройства и являются шинами двоичных номеров каналов, причем выход мультиплексора соединен с третьим адресным входом постоянного запоминающего устройства, выходы которого соединены. соответственно с информационными входами опера-, тивного запоминающего устройства и являются выходными шинами.3, Устройство по п.2, о т л и ч аю щ е е с я тем, что блок управления выполнен на пяти В-триггерах, элементе И, элементе ИЛИ, элементе ИЛИ-НЕ, генераторе импульсов, четырех счетчиках импульсов, четырех мультиплексорах, двух инверторах, выход первого инвертора является пя тым выходом блока управления, вход объединен с первым информационным входом первого мультиплексора и соединен с выходом переноса первого счетчика импульсов, вход суммирова . ния которого соединен с выходом второго мультиплексора, первые информационные входы второго и третьего мультиплексоров являются шиной логического нуля, вторые информационные входы второго и третьего мультиплексоров, первый информационный вход четвертого мультиплексора вход второ го инвертора, входы стробирования первого и второго В-триггеров объединены и соединены с выходом переноса второго счетчика импульсов, вход суммирования которого объединен с вторыми информационными входами первого и четвертого мультиплексоров соединен с выходом переноса третьего счетчика импульсов, вход суммирования которого соединен с выходом элемента И, первый вход которого соединен с выходом генератора импульсов второй вход - с прямым выходом третьего В-триггера, инверсный выход которого соединен с первым входом элемента ИЛИ, входы установки третьего, перво го, четвертого, второго и пятого Ц-триггеров объединены и являются 1первым входом блока управления, информационные входы третьего, четверж 928арственногзобретенийЖ-З 5, Рауш каз Зб 73/56 ТираВНИИПИ Госупо делам113035, Москва Подписное тета СССР открытий ая. наб., д. город, ул. Проектн зводственно-полиграфическое предприяти того и первого В-триггеров являются шиной логического нуля, вход стробирования третьего Э-триггера соединен с выходом элемента ИЛИ-НЕ, входом стробирования четвертого Э-триггера и является вторым входом блока управления, третьим выходом которого является инверсный выход первого Э триггера, прямой выход четвертого 10 0-триггера соединен с информационными входами второго и пятого Э-триггеров, вход стробирования которого соединен с выходом второго инвертора, а вы . ход - с адресным входом третьего мультиплексора, прямой выход второго 1)- триггера соединен с первым входом элемента ИЛИ-НЕ, адресными входамипервого, второго и четвертого мультиплексоров и является первым выходомблока управления, вторым и четвертымвыходами которого являются соответственно выходы третьего мультиплексора и элемента й 1 И, второй вход которого соединенс выходом четвертогомультиплексора, шестыми выходами блока управления являются соответственноинформационные выходы четвертогосчетчика импульсов, выход переносакоторого соединен с вторым входомэлемента ИЛИ-НЕ, а вход суммирования - с выходом первого мульиплексора.