Устройство для умножения комплексных чисел

(54 ЛЕК (57 тел ов н раз Цел денсчикрегиры 8шифр16,и 22реги ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ ПИСАНИЕ ИЗОБРЕТ(56) Каляев А.В. Многопроцессорныесистемы с программируемой архитектурой. М.: Радио и связь, 1984, с.182рис. 5. 36,Введение в кибернетическую технику. Обработка физической информацииПод общей ред. Б.Н.Машковского.Киев, Наукова думка, 1979, с. 142144, рис.46. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ КОМПНЫХ ЧИСЕЛИзобретение относится к вычислиой технике и может быть испольо в процессорах быстрого преобания Фурье и цифровых фильтрах. изобретения - повышение быстровия, Устройство содержит счетэлемент ИЛИ-НЕ 2, элемент ИЛИ 3, тры 4,5 и 6, триггер 7, регисти 9, триггер 10, регистр 11, де" торы 12,13 и 14, элементы ИЛИ 15, 7, 18, коммутаторы 19, 20, 21сумматорьг-вычитатели 23 и 24, тр 25, триггеры 26 и 27, ре13888гистр 28, сумматоры-вычитатели 29 и 30, регистры 31 и 32. Счетчик 1, элементы ИЛИ-НЕ 2, ИЛИ 3 образуют блок 33 управления, Операция умножения в устройстве выполняется по моди 51фицированному алгоритму Бута, который предусматривает постоянный сдвигвправо на два разряда при одновременном анализе трех разрядов множителя.1 ил.1 табл.Изобретение относится к вычислительной технике и может быть использовано в процессорах быстрого преобразования Фурье и цифровых фильтрах.Цель изобретения: - повышение быстродействия,На чертеже представлена функциональная схема предл:агаемого устройствадля умножения комплексных чисел.Устройство содержит счетчик 1, 10элемент ИЛИ-НЕ 2, элемент ИЛИ 3,входные регистры 4" 6, триггер 7,входные регистры 8 и 9, триггер 10,входной регистр 11, дешифраторы 12, 13и 14, элементы ИЛИ 15-18, коммутаторы 19-22, сумматорь.вычитатели 23и 24 промежуточный регистр 25, триггеры 26 и 27, промежуточный регистр 28, сумматоры-вычитатели 29и 30, промежуточные регистры 31 и 32, 20При этом совокупность счетчикаэлемента ИП-НЕ 2 и элемента ИЛИ 3образуют блок 33 управления, содержащий вход 34 действител:ьной части первого числа (ВеА), входы 35 и 36 четных и нечетных разрядов действительной части второго числа (БеВ), вхо.ды 37 и 38 четных и нечетных разрядов мнимой части второго числа (11 пВ),вход 39 мнимой части первого числа(1 шА), вход 40 начальной установки,вход 41 тактовых импульсов, вход 42записи, выходы 43 и 44,Устройство работает следующим образом. 35В исходном состоянии поступлениетактовых импульсов через элементИЛИ-НЕ 2 блокируется сигналом переполнения (лог."1 ") счетчика 1. Этимже сигналом регистры 5,6,8 и 9 устанавливаются в режим параллельной записи. Перед началом умножения действительная ВеА и мнимая ХшА частипервого комплексного числа в дополнительном коде поступают соответственно на входы 34 и 39 устройства, а действительная ВеВ и мнимая ЪпВ части второго комплексного числа в до-. полнительном коде поступают соответственно на входы 35-38 устройства. Сигналом записи, поступившим с входа 42, информация с входов 34-39 устройства записывается в регистры 4 (ВеА), 5 (четные разряды ВеВ), 6 (не четные разряды ВеВ), 8(четные разряды ХшВ), 9(нечетные разряды ТтяВ) и 11 (ХшА), Этим же сигналом триггеры 7 и 10 устанавливаются в нуль. Сигналом начальной установки (импульс положительной полярности), поступившим со входа 40, регистры 25, 28, 31 и 32, триггеры 26 и 27 устанавливаются в нуль, а счетчик 1 записываетсяичислом К (К = -- ,где и - разряд 2ность действительной или мнимой части второго числа), определяющее количество выполняемых итераций. Сигнал лог.О с выхода переполнения счетчика 1 устанавливает регистры 5,6,8 и 9 в режим сдвига информации в сторону младших разрядовПо окончании сигнала начальной установки разре. шается поступление тактовых импульсов с входа 41 через элемент ИЛИ-НЕ 2Операция умножения в устройстве выполняется по модифицированному алгоритму Бута, который предусматривает постоянный сдвиг вправо на два разряда при одновременном анализе трех разрядов множителя. Все возможные комбинации анализируемых разрядов в 1-м такте и виды выполняемых при этом операций приведены в таблице.Рассмотрим работу устройства виИнформация с выходов младших раз-.рядов регистров 5 и 6 и триггера 7поступает на входы дешифратора 12, аинформация с выходов младших разря 5дов регистров 8 н 9 и триггера 10 -на входы дешифратора 13.В зависимости от информации навходах дешифраторов 12 и 13 на их выходах устанавливаются коды: 000 - на входах или 000, или 111;10 - на входах или 001, или 010,или 101,.или 110;01 - на входах или 011, или 100.Информация с выхода дешифратора 12управляет коммутаторами 19 и 22, аинформация с выхода дешифратора 14управляет коммутаторами 20 и 21 следующим образом;00 - выходы коммутаторов в нуле; 2010 - на входах коммутаторов информация с первых входов;01 - на выходах коммутаторов информация с вторых. входов.На выходах коммутаторов 19-22 формируются -е частичные произведениядля получения произведений соответственно БеА ВеВ; ХшА ХшВ; ВеА ХшВ;и ХшАВеВ. Старшие из трех анализируемых в 1-м такте разрядов множителейНеВ и ХшВ поступают на вход дешиФпатора 13 и устанавливают его выходы вположение или 1000 (на выходах 00),или 0100 (на входах 01), или 0010(на входах 10), или 0001 (на вхо-дах 11). Информация с выходов элементов ИЛИ 15 и 18 поступает на управляющие входы соответственно сумматороввычитателей 23 и 24 и задает один изрежимов работы: суммирование, когда 40на управляющем входе лог."0", или вычитание, когда на управляющем входелог. "1". На выходах сумматороввычитателей 23 и 24 получаем )-е частичные произведения комплексного умноже ния соответственно действительной(ВеАВеВ- ХшА ХшВ) и мнимой (ВеАХтВ + . + ХюАВеВ) частейИнформация с выходов триггеров 26и 27 управляет режимами работы соответственно сумматоров-вычитателей 29 и 30 следующим образом: лог,"0" - .сум"мирование; лог. "1" - вычитание,Содержимое работы 25 (-1)-е частичное произведение действительнойчасти комплексного умножения поступа55ет на вход сумматора-вычитателя 29,где оно суммируется или вычитается .из содержимого регистра 31, сдвинуто". го вправо на два разряда. Аналогичновыполняются операции на сумматоре-.вычитателе 30,По каждому тактовому импульсу производится запись информации в регистры 25, 28, 31 и 32, в триггеры 7, 10,26 и 27, сдвиг информации на одинразряд вправо в регистрах 5,6,8 и 9,а также уменьшение содержимого счетчика 1 на единицу,иПосле ( -- +1)-го тактового импульса2на выходе счетчика 1 получаем лог."1",которая блокирует поступление тактовых импульсов через элемент ИЛИ-НЕ 2и процесс умножения на этом заканчивается, Результат комплексного умножения получается на выходах 43 (действительная часть) и 44 (мнимаячасть).Время умножения комплексных чиселв устройстве равно:формула изобретенияУстройство для умножения комплексных чисел, содержащее шесть входных регистров, четыре промежуточных регистра, первый дешифратор, первый и второй коммутаторы и блок управления, причем информационный вход первого входного регистра соединен с входом действительной части первого числа устройства, информационный вход вто рого входного регистра соединен с входом четных разрядов действительной части второго числа устройства, информационный вход третьего входного регистра соединен с входом нечетных разрядов действительной части второго числа устройства, информационный вход четвертого входного регистра соединен с входом четных разрядов мнимой части второго числа устройства, информационный вход пятого входного регистра соединен с входом нечетных разрядов мнимой части второго числа устройства, информационный вход шестого входного регистра соединен с входом мнимой части первого числа устройства, первый информационный вход первого коммутатора соединен с первым информационным входом второго коммутатора и выходом первого входного регистра, выход младшего разряда третьего входного50 регистра соединен с первым входомпервого дешифратора, второй вход которого соединен с выходом младшегоразряда пятого входного регистра,тактовые входы первого и шестого входных регистров соединены с первым выходом, блока управления, второй выходкоторого соединен с. тактовыми входа."ми второго, третьего четвертого ипятого входных регистров, третий выход блока управления соединен с тактовыми входами первого и второго промежуточных регистров, четвертый выходблока управления подключен к обнуляющим входам третьего и четвертого промежуточных регистров, выходы которыхявляются выходами устройства, о тл и ч а ю щ е е с я тем, что, сцелью повышения быстродействия, в 20устройство введены два,цешифратора,два коммутатора, четыре сумматоравычитателя, четыре элемента ИЛИ и четыре триггера, а блок управления содержит счетчик, элемент ИЛИ-НК и элемент ИЛИ, при этом первые информациОнные входы третьего и четвертогокоммутаторов соединены с выходом шестого входного регистра, выход первого входного регистра со сдвигом на З 0один разряд в сторону старших разрядов соединен с вторыми информационными входами первого и второго коммутаторов, выход шестого входного регистРа со сдвигом на один разряд в сторону старших разрядов соединен с Вторыми информационными вхоцами третьегои четвертого коммутаторов, выходыПервого и третьего коммутаторов и выХОды ВТОРОГО и четВертОГО коммутато 40ров соединены с информационными входами соответственно первого и второго сумматоров-вычитателей, выходы которых соединены с информационнымивходами первого и второго промежуточиых регистров, выхоцы которых соединены с первыми информационными входами соответственно третьего и четвер"того сумматоров-вычитателей, выходыкоторых соединены с входами соответственнотретьего и четвертого промежуточных Регистров, выходы которыхсо сдвигом на два разряда в сторонумладших разрядов соединены с вторымиинформационными вхоцами соответственио третьего и четвертого сумматороввычитателей, входы второго дешифратора соединены с выходами младших разрядов третьего и второго входных регистров н выходом первого триггера,входы третьего дешифратора соединеныс выходами младших разрядов пятого ичетвертого входных регистров и выходом второго триггера, Выходы второгои третьего дешифраторов соединены суправляющими входами соответственнопервого, четвертого и второго, третьего коммутаторов, выход первого элемента ИЛИ соединен с входом управления режимом первого сумматора-вычитателя, выходы второго и третьего элементов ИЛИ соединены с информационными входами соответственно третьего ичетвертого триггеров, выход четвертого элемента ИЛИ. соединен с входом управления режимом второго сумматоравычитателя, первый выход первого дешифратора соединен с первым входомпервого элемента ИЛИ, второй выходпервого дешифратора соединен с первыми входами третьего и четвертого элементов ИЛИ, третий выход первого дешифратора соединен с первым входомвторого и вторым входом четвертогоэлементов ИЛИ, четвертый выход первого дешифратора соединен с вторыми входами первого, второгои третьего элементов ИЛИ, выходы третьего и четвертого триггеров соединены с входамиуправления режимом соответствующихсумматоров-вычитателей, первый,второй и третий входы блока управлениясоединены соответственно с входаминачальной установки тактовых импульсов и записи устройства, вход разрешения записи счетчика блока управления соединен с первым входом и четвертым выходом блока управления, первым входом элемента ИЛИ-НЕ блока управления и входами обнуления первогои второго промежуточных регистров,второй вход блока управления соединенс вторым входом элемента ИЛИ"НЕ блока управления, выход которого соединен со счетным входом счетчика блокауправления, первым входом элементаИЛИ блока управления, третьим выходом блока управления и подКлючен ктактовым входам третьего и четвертого триггеров и третьего и четвертогопромежуточных регистров, второй входэлемента ИЛИ блока управления подключен к третьему входу и первому выходу блока управления и соединен свходами обнуления первого и второготриггеров, выход элемента ИЛИ блокауправления подключен к второму выхо1388851 ления записью-сдвигом второго, третьего, четвертого и пятого входных регистров, информационные входы первого и второго триггеров соединены свыходами младших разрядов соответственно третьего и пятого входных регистров.1 Разряды множителя ация и(-1)-1 и(-1) и-. 2(3 О бавлени дво го множимог 0 оенноычитание у о множимог иитание жимого О Вычитание множимого Вычитание ля. Составитель В.Березкин Техред М.Дидык Корректор О.Кравцова едактор Ю.Серед Тираж 704 ВНИИПИ Государственного по делам изобретений н 13035, Москва, Ж Раушскаказ 1580/49 Потета СССрытий но наб.,роизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,ду блока управления и соединен с тактовыми входами первого и второготриггеров, третий вход элементаИЛИ-НЕ блока управления подключен квыходу переполнения счетчика блокауправления и пятому выходу блока управления и соединен с входами управПрибавление нуляПрибавление множимогоПрибавление множимого