Параллельно-последовательный трехтактный аналого-цифровой преобразователь

. -оюза;.вЕ Союз Советских Социалистических РеспубликЗависимое от авт. свидетельства- Заявлено 31.Х 1.1971 (М 1731786/26-9) М.Кл. Н 031 13,1( с присоединением заявкнГосударственный комитет Совета Министров СССР оо делам изо 5 ретений и открытийПриоритет -хДК 681 325 (088 8) Опубликовано 27.1 Х,1973. Бюллетень38 Дата опубликования оццсацця 5.11.974 Авторыизобретения А. И. Воителев и Л. М, Лукьянов Заявитель ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ ТРЕХТАКТНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬИзобретение относится к области техники, зацимающейся вопросами создания быстродействующих преобразователей аналог-код с повышенной гибкостью их структуры лля управляющих вычцслительцых машин.Известен параллелыю - последовательный трехтактцый ацалого-цифровой преобразователь, содержагций регистры перьвого и второго тактов, выполнеццые в виде реверсивных счетчиков с логичеокцми охемами зациси кола ца входах, преобразователь считывания с регистром третьего такта, цифро-ацалоговый преобразователь с дополццтельцым разрядом, имеющим схему И ца входе и блок управлеция.Аналого-цифровые преобразователи устройств связи с объектом для у 1 правляющих вычислительных машин, помимо высокого быстродейспвия (что требуется в связи с наличием входного многоканального коммутатора), должны обладать также гиокой структурой, обеспечивающей несколько режимов преобразования, вьеполцяемых с различцьвми скоростью и точностью. Последнее объясняется тем, что для цекоторых групп датчиков более важцым является скорость преобразовация при меньшей точности, а для других групп датчиков - наоборот. При этом желательно, а иногда и необходимо, обеопечить эти режимы работы с помощью одного ацалого-цифрового преобразователя (АЦП),Предложеццое устройство от известного отличается тем, что, с целью расширения функццоцальцых возможностей, в него введец логический блок, подключеццый к входам цифро аналогового преобразователя, соответствующим разрядам регистра второго такта, и содержащий з каждом разряде две схемы И, выходы которых подключецы ко входу схемы ИЛИ. Первый вход первой схемы И со ед ьиец с единичным выходом соответствующего разряда регистра второго такта и с первым входом второй схемы И более старшего разряда, вторые входы первых и вторых схем И всех разрядов подключены к двум выхо лам блока управления, третий выход которогосоедццец с первым входом второй схемы И самого младпего разряда логического блока.Входы схемы И дополиительиого разряда ццфро-аналогового преобразователя соотвегст венно соедицецы со вторыми входаоьи вторыхсхем И логического блока и едвцичиым выходом старшего разряда регистра второго такта, кроме этого, логическая схема за 1 писи кода во второй старцпш разряд регистра второго 25 такта выполнена на четырех схемах И, причем выходы первой и второй, а также третьей ц четвертой, цэ которых попарно через схемы ИЛИ подключены соответственно и едииич.ному и нулевому входам этого разряда. ПерЗ 0 вый и второй моды первой схемы ссИ соедиП Сс Ь СОО ГБС Гс) 13 СПО . Г;ц Е 1 НЬ) 5 ЬХС 10.второго сгаршсго разряда регистра третьегоТЯКГ: и ПИПОЦ ЗДПЦСЦ РЕГХСТРс ВТОРОГО тдКтс,первые входы второй и третьей схем И соедцне.ы сс Вторы)ц:3 хд,Х 1 1 Зто)ьх сх":)1 Илсгц:;ского блокд, Бгорые входы первых схем1 которого соединен с первымц Входамцчетвертой симы И, второй 3 хол последнейи Бгорой схемы И соединены с шиной гдшере Истр;1 втс)ОГО тКтд, д торой Входтретьей лемы 11 сослцпе; с шиной записирсг)ст) д и р вогс тя ктд.КОМ с П Р С ЛЛ с Г Гс) ГР с.0 ) Р с 3 С(: 3ТС 1 Я П 0 КсЗДНЛ 112 ЧГРТГЖС.. прсас)дзсвятее)Г сзс 0)10 БьтОл:г 3 Г НГ-СКОЛЫ(ИХ РГЖав ПРГССРсЗОВЯНИЯ. ХЯРДКТГР 1 ы дВГ ) 2 3 и ав,1 д 1.с стц эт 1 х р скБ О В: 3 ы и Ол -некие преобразовансия с тактами аналоговойкоррекции и выполнение преобразования безтактов аналоговой коррекции реких с перекрытием шкал).Первая разновидность общеизвестна, онатреоует выполнения регистров в виде реверОивчпх счетчиков. Вторая рдзновилность осуцсстгляется путем создания дополнительного 5СМЕНЕНИ 5 )1 ра(3 НГЙ СрЯВПГНИЯ РСГХ Срс)нцВЗОЦ 1 Х )сСТРОЙС в В ГГООРЗЗСВЗТЕЛГ СЧИТЫБ 2 Н 51ня Г 0.свин)с ек 13-1 нтл БО Всех тдктах п)гобрязо 3 ДНП 51, К;)СеС ПОС.ГДПЕГО.Ргбот) псгссразовате:я рз)зсм)стрим па примере Выполнения второй разновидности,ПГПГ; ЦЛЛСХ 1 П)еобДсЗЗС)сНЦЯ В РгКЦ)С Сперек")ьГГд П)хс 1;1 Б Огсаке уврс 3 ле 1 И 51 1 свыхсде 2 форхпрустс сигнал, характгризуОц 11 й Э Т у р Л Э Н СВ Е Л 10 С Т Ь П р Е С О р 3 3 0 В 2(1 И Я, с 3 Т 2 К -; 5КГ 13 ЫРс 102 ТЫВДЮТС 51 ЦМПУЛЬСЫ СТЗНСБКЦ ВСГХРггсцСТРСВ В ИСходНОГ СОСТОциг. ЛОГИ ГСКсСХГМЛ ЗДПЦСЦ ИпфОРМсЦИИ Б РЕГИСТРВТОРОГОтакта лл 5 1)тороО старшего )азрядя 4 Быпслпепд, в спличе от других разрядов этого реГцстрд,Н ЧгтырЕХ СХЕМЛХ И и дВХсх Схемах1.1 И,В р 2 сом д т 5 Б 3 Ом с х 1Г ксц)Г 31 5 р 3 3 р 5,д -УИСХОЛ;Ь)М СОСТОяШЕМ ИБЛяЕтСя СССтсояНИЕ 1,В КОтОрсг Он угтанс 5 ГВЛГТС. ЧЕРЕЗ СХЕсМЫ И5 ц И.1 И 6. Выходы ргчтсра 8 подключяЮТ 051 КО 5 ХО".,) ЦцфРО-спсЛОГСВОГО ГЯЭГОбРсзсвстгля 7 чГрез БНОВь )1)глгпныи г)отисГсекцибгОк 8, который имеет лл 5 Каж(лого разрядадве схемы И 9, сбъедивенпые выходахи Г 0в схему 1 1 И 10. Прц этом первый Вход перВОЙ СХГсМЫ И Б КажЛОМ раЗрядЕ ЭТОГО бЛОКасоединен с слцнич)ым выходам ссответствующего разряда регистра второго тактд и с первым входом второй схемы И соседнего старшего разряда этого блока. Вторые ходы первых и вторых схем И всех разрядов соответственно объед;(Пены в общие первый и второйвходы блока и соединеспы с двумя выходамиблОкз )1 прд(3 ГГИНЯ. При раООте преобразователя в ре)и(име с тя(Тами алалоговой коррг(кцццвыходы реп)стра 3 подключаются к ЦАП через первые ЛЯвГ) схемы И 9, а во второ 3режиме - чгр;з )гарые (правые) схемы И 9.Поэтс;1,15 ,)ссо)срц С)010 с,учс)5 вхо, ( рдзряда 4 подключается к ЦАП через стар(пий узел 11 блока В, выход старшего разрядз 12 воздействует на блок 7 через схемуИ 18 т,1 АПе. на вход дополнительного разряда5Самый младшии узел 14 блака В управлется пе от регистра 8, а с выхода 15 блокауцрдБлепия 1,Т;кие образом перед выполнениех первогот(та преобразования на выходе 16 ЦАП уста навливается сиг 3 иал ооратной связи, по Величине эквивалентпый половине веса млалшегоразряда 17 регистра 18 первого такта. ЭтоПРИВОДИТ К ЕОКУОСГВЕНЛОХУ )сХЕНЬШЕНЦЮ СЦГпдла, преооразуемого преобразоватглгм счи 5 ть В 2 ниЯ 19, так как эви ВалентИ о смг 1 цгнцОуровней сравнения всех орашивающх уст)ОЙСТН 3 ца БЕЛНЧНну ПОЛОВНЫ КВитс. ПОСЛГЛцег 13)Осте с наличием епг)екрытця шнял мек,) СО СШИ)И ТЯ(КТЯМИ, ВЫПОЛсЯГБОГО С ПОмоп)ью дополнительного разряда ЦАП, позволягт цгоключигь из процеоса преобрлзовдпц 5тдс(тЫ аснаЛОГОВОй КОРРЕКЦИЯ, 3)Е:Е 5 ЦХ0.3 пц) тдктох цифровой ксрргкци Б концеи:слс(5 него такта преобразования.ход первого такта преобразсаванця сцг длясч;тывагтся Б регистр 20 третьего тихтя, з злтем через схемы И блока вгцтцлгй 2( перепцсы(вдет(С 5 в рсгистр 18 первого та 1 ктд сигналом с Выхода 22 блока 1, которым производится также гашение разряда 1 регистра 8 черезБвглен;ые схемы И 28 ц ИЛИ 24. Следуеттакже зазгтцть, что и блоке 19,сч;тсцег и;1 Рс 1 ГЛЫ 0. 0 )НТЛРНОГО КОЛЯ С 13 Ы ХОЛОВ СРЯВП)(ЗСЦ:.Х УСТРОЙСт 3 Ц Ггс ПРГООРЯЗОс)ЯЦЦГ В;1)03 СЬИ 3 ЬБПСЛНЯГТСЯ ЦОРЯЗРЯДПО. ПЛЧЦПЗ 5 СОстярп)ггс рдзрядд. ПОэтсв) Выходы рггцтоз20 соолипеиы с вхсдсмц Олск 19. Это псзвоЛГТ ПРОСтЕйШПМ ПУТЕМ УСтРаНИтЬ НЕОСПОЗПЗ- цссть считывания уцтарного кода, что значительно повышяет дсстоверцость результят;яцялсго-ц;фрового преоордзованця.Апдлогцчно выполняется второй такт предордзсвдця, перед цдчялом которого произво,итс.5 2 пение ргпст)я 20 ц Выряоятывяетсяс)гнсл 1 а 3 ходе 12 О,0 ИЛ 1, БклОчяОцнцчерез узел 1 1 Оло(с 8 с)1 ьЙ )лдлпий рсзря;ЦАп. В резыльгзте этого ца выходе 16 ЦАПфОРМЦРУГТС 51 СЕ Гнд,1 ОСРДТОЙ СВЯЗИ, Э:МИс Гптнь 1 колу регцстрд 18, с добявлснцгы по,ОВИЦЬ К 32 цтД сЛЛЯ ВТОРОГО ТЯКТЯ ПРГООРс 13013 Л Н ц 51. П 00(ОЛ ЬЧ(М С ц Г П сЛ 0 бд я Тб О Й 013 я 3 И В ЫситсГ)с 51 3 ПРГООРазовлте;е 19 ст ПРГООРЯЗ) Гмого с;.Рналя 25, то счцтыванце во втором тактЕ БЫПОЛПЯЕтСЯ Тя (КЕ ПРИ СМЕЩЕНИИ )сРОсВНЕЙс 1 зз 13 пепи 5 )сех спя 3 нцвяю 1 цих ыстрОЙст 3 1 е5 ГГ:ЕЦУ ПОЛОВ;1 Ы КВЯНта.ссо; ргзультстс 3 тср ОГО тзктс п)еобр 3013- цц пгреппсывдется из регистра 20 в регистр дсипдлом с выкала 26 блока 1. Одно)решеннос этим 3 ь)кгочагтс 5 сипял 1; Выходе 15 олокя 1,ПЕРГ, БЫПОЛПЕИЦГ)1 тРЕтЬЕГО тскта ПРЕОбРДзовапия производитс гашенце регистра 20.СчетьВапие в этом такте выполняется безомецгцц 5 урОБГй СрсВПЕПНЕ. РГЗуЛЬтат СЧцтывд 399061ния записывается в регистр 20.Поскольку в рассматриваемом режиме преобразования вес младшего разряда регистра первого такта равен весу старшего разряда регистра второго такта и вес младшего разр да последнего равен весу старшего разряда регистра третьего такта, после окончания третьего такта преобразования выполняется такт цифровой коррекции. Он заключается в тстхт, что на выходе 27 блока 1 формируегся сипнал, поступающий на входы схем И 28, управляемые по вторым, входам выходами старших разрядов,регистротв второго и третьего такготв. При наличии 1 в этих разрядах указанный сигнал проходит через схемы15 ИЛИ 29 ца счетные входы регистров первого и вгорого тяктсв, увеличивая содержимое каждого из них на единицу.Общинам колом результата преобрязоваттияД являегся код, аттютаемый после такта цифровой коррекции с вьтхстдов регистров 18, 3 и 20 за исключением самых старши разрялов регисгров 3 и 20.Схемы И 30 и 31 введены для установки разряда 4 регистра 3 при работе преобразсвятеля в режиме с тактами аналоговой ко)ррекцц. Ка)клый из выполияетмых режимов в преллагаемост преобразователе может заканчиваться также и на втором такте. В этом случае для преобразователя, в котором формируются, например, три двоичных разряда за однц такт, возможны следующие, имеющие практттческое значение, разновидности преобразований: девяти р а эрясное,преобр а зов анневьнолняемое за три такта в первохт рекихте - наилучшая точность при наименьшей скорссттт, тати как могут быть два такта аналоговой коррекции; семиразрядное преобразование, вы 40 полняемое за три такта во вторсвт режиме - скорость преобразования выше, чем у предылущей разновттдносгтт; шестиразрядное,преобразование, выполняехтое за двя такта в первом режиме, - средняя скорость преобразования может оказаться несколько выше, чем у второй разновилнссти, поскольку такт аналоговой коррекции может отсутствовать для целого ряда преобразований; и пятиразрядное преобразование, выполняемое за два такта во второтм режиме, - наибольшая скорость преобра.зования при наименьшей точности. Прс.т ст .тзобрететття Пярттгтгтегтто-ттослелоттятелтньтй трехтяктцый аналого-цифровой преобразователь, содержяцтцй рсгцсвры первого и втотрого тяктм, выполненные в втле реверсттвньтх счетчиков с логттческттсттт схемямц записи кола ня входах, преобразовятелт, счтттьтгяттття с регистром третьего тяктя, цфро-яттялоговьтй преооразопятель с лоттолццтельцым разрядом, имеющим схему И ця входе и блок упрявлеттия, отличаюп(ийся тем, что, с целью рястттттттрения функциональных возможностей, в него ввелен логический блок. полключенньтй,к входатм цифрояцялогствсго преобрязовятеля, соотвегсгвующцм рязпялям регттспря второго такта, и содержящиц в каждом разряде лве схемы И, выходы которых полклютеттьт ко вхолу схемы ИЛИ, пр.т этот нервный вход пертвой схемы И соелицен с елтт 1 тдчньтхт выходом соответствующего разряда регистра второго такта ц с первым тгхсдом второй схетмы И более старшего рязпяля, вторые входы первых ц твторьтх схем И всех разрялов подключены к лвлт выходам блока управления, третий выход которого соединен с первым входом второй схетьт И самого младшего разряда логического блока, вхолы схемы И дополнительного разряда ццфро-аналогового преобразователя соотвегственцо соединены со вторымти вхсдясттт вторых схем И логического блока и единичным выходом старшего разряда регистра второго такта. троме этого, логическая схема записи кода во второй старший разряд регистра второго такта выполнена ца четырех схемах И, причем выходы первой и второй, а также третьей и чегвертой цз которых попарно через схемьт ИЛИ подтключены соответственно и единичному и нулевому входам этого разряда, я первый и второй входы первой схемы И соединены соогветегветтио с единттчным выходом второго старшего разряда регистра гретьего такта и шттцой записи регттстра второго такта, первые входы второй и претьей схем И соединены со вторьтсттт входами вторых схем И логического блока, вторые входы первых схем И которого соединены с первыми вхоламц четвертой схемы И, втотрой вход пстследней и второй, схемы И соединены с щиной гашения регистра второго такта, а второй вход третьей схемы И соединен с шиной записи регистр а первого такта.399061 Составитель А. БеловРедактор Н. Коган Техред А. Камышникова ова орректор Изд.1962 Тираж 780сударственного комитета Совета Миннпо делам изобретений н открытийМосква, Ж, Раушская наб., д. 4/5 дписно 75ЦНИИП 11 лаказ л, тнп. Костромского управления издательств, полиграфии и книжной торговли