Буферное запоминающее устройство

(19) (1 11 С 19/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ А ВТОРСХОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) БУФЕРНОЕ ЗАПОМИ НАЮШЕЕ УСТРОЙСТВО(57) Изобретение относится к запоминаюгцим устройствам и может быть использовано в качестве буферного запоминающего устройства для связи ЭВМ с объектом испытаний в задачах отладки и диагноза цифровой аппаратуры. Целью изобретения является расширение функциональных возможностей за счет работы в режиме генерации тестовых кодов. Устройство содержит блокпреобразования входных данных, блок 3 памяти, шинный формирователь 5 и блок 6 преобразования выходных данных. Устройство работает в четырех режимах: запись, генерация, регистрация, чтение. 2 ил, 1 табл.40 Частота приема(передачи данных Количество кана. лов входа/выхода Емкость амока памяти наканал ии/2и/4и (8 2( 4( 8( о 4( 8( 45 Изобретение относится к запоминающим устройствам и может быть использовано в качестве буферного запоминающего устройства для связи ЭВМ с объектом испытаний в задачах отладки и диагноза цифровой аппаратуры.Цель изобретения - расширение функциональных возможностей за счет работы в режиме генерации тестовых кодов.На фиг. 1 дана структурная схема устройства; на фиг. 2 временные диаграммы О работы устройства.Устройство содержит блок 1 преобразования входных данных, блок 2 кодирования, блок 3 памяти, блок 4 декодирования, шинный формирователь 5 и блок 6 преобразования выходных данных.Устройство работает в четырех режимах: запись, генерация, регистрация, чтение. В процессе диагноза цифровой аппаратуры предлагаемое устройство принимает 20 тестовые наборы из ЭВМ и помещает эту информацию в блок 3 памяти (режим запись). В режиме Генерация тестовые наборы считываются из блока 3 памяти и передаются на вход объекта испытания. Реакции объекта испытания принимаются в такое же устройство, работающее в режиме регистрация, которое затем, в режиме Чтение, передает эту информацию в ЭВМ. Обмен информацией с ЭВМ осуществляется в последовательном коде, а с объектом испытания в параллельном коде . При этом, разрядность параллельного кода (количество каналов входа/выхода ), а также соответствующие ей в данном устройстве частота приема, передачи данных и емкость блока 3 памяти в расчете на один канал могут принимать одно из четырех значений (см. табл.) В таблице обозначены: и разрядность блока 3 памяти, блока 1 и блока 6; / - быстродействие блока 3 памяти; (количсаво слов в блоке 3 памяти. В режиме запись тестовые наборы через шинный формирователь 5 с первого входа/ выхода устройства записываются последовательно, путем сдвига блока 1, начиная с его младшего разряда. Управление шинным формирователем 5 осуществляется посредством управляющего сигнала 3 п/чт, поступающего на его первый вход. Режим сдвига блока 1 обеспечивается четырехразрядным кодом управления Упр. вх.= 111, поступающим на его управляющий вход. Продвижение информации по блокутактируется синхросигналом СИ вх/вых, приходящим на его синхровход. С второго выхода (старшего разряда) блока 1 данные побитно поступают через шинный формирователь 5 на второй вход/выход устройства. При этом обеспечивается возможность подключения других таких же устройств с целью наращивания разрядности тестовых наборов (второй вход-выход (-го устройства соединяется с первым входом/выходом +1)-го устройства). Временные диаграммы сигналов СИ вх/вых, ВК и адреса А представлены на фиг. 2 а.В режиме Генерация тестовые наборы и соответствующие им контрольные разряды считываются из блока 3 памяти под воздействием сигналов Зп/чт=-1, ВК=О и адреса А По положительному фронту синхросигнала ВК, поступающего на синхровход блока 6, производится запись считанной информации в указанный регистр. С выхода блока 6 данные передаются в блок декодирования 4, где осуществляется их контроль. Обнаружение двухкратной ошибки вызывает формирование сигнала на первом выходе бпока декодирования 4, подключенном к контрольному выходу устройства. При появлении однократной ошибки неверный разряд инвертируется, и исправленный тестовой набор поступает на первый информационный вход блока 6. Если ошибки не обнаружены, тестовой набор поступает в блок 6 без изменений, Управление блоком 6 осуществляет сигнал Упр.вых., подаваемый на его управ ляющий вход. Запись и продвижение данных в блоке 6 производится по синхросигналу СИ вх/вых, поступающему на его синхровход. Временные диаграммы сигналов СИ вх/вых, ВК, Упр.вых. и адреса А представлены на фиг. 26. Если сигнал Упр.вых. имеет постоянное значение, равное 1, то в каждом такте синхронизации в блок 6 заносится один тестовой набор, который в том же такте с максимальной частотой ( передается на информационный выход устройства по и каналам.Если сигнал Упр.вых. в одном такте равен , а во втором О, то в блок 6 в первом такте (Упр.вых.= 1) с частотой записываются одновременно два тестовых набора: один в разряды с четными номерами, другой -- с нечетными номерами. В том же такте тестовый набор, размещенный в разрядах с четными номерами, поступает на информационный выход устройства. В следующем такте (Упр.вых.=О) в блоке 6 производится сдвиг данных влево, в результате чего тестовый набор из разрядов с нечетными номерами перемешается в разряды с четными номерами и также передается на информационный выход устройства. Таким образом, передача данных осуществляется с частотой 2(" по и/2 каналам с четными номерами.Форму.га азсгретсгггг ч 50 55 3Если сигнал Упр.иых. в одном тактс равен 1, а в трех последующих 0, то в блок 6 в первом такте (Упр.иых.=1) с частотойзаписываются одновременно четыре тестовых набора. Передача данных на информационный выход устройства осуществляется с частотой 4 по п,г 4 каналам с номерами, кратными 4.Если сигнал Упр.вых. в одном такте равен 1, а в семи последующих О, то в блок 6 в первом такте (Упр.вых.=1) с частотой ) записываются одновременно восемь тестовых наборов. Передача лзнных на информационный выход устройства осуществляетсяя с частотой 8) по гг/8 каналам с номерами кратными 8.В режиме регистрация ответные реакции объекта испытаний прихолят на периый информационный вход блока 1, полключецный к информационному вхолу устройства Управление блоком 1 осугцествляется при помощи 4-разрядного кода Упр.их., подаваемого на его управлянший вход. Запись и продвижение данных блока 1 производится по синхросигналу СИ их/выход (см. фиг. 2 н)Если кол Упр.вх (О 3) =0000, то заполнение блока 1 происходит за 1 такт с максимальной частотой ).Если кол Упр.их. (О 3) =000, то за. полнение блока 1 происходит за 2 такта В первом такте входное слово записывается в гг/2 разрядах с четными номерами. Во втором такте первое слово слвигается в разряды с нечетными номерами, и одцовремсццо второе слово записывается и разряды с четными номерами. Мзксимзльцзя часготз поступления отиетцьгх реакций 2).Если кол Упр.их. (О 3) =000, то заполнение блока 1 происходит за 4 такта. В первом такте входное слово записывается в и/4 разрядах с номерами, кратными 4 В последующих трех тактах производится сдвиг вправо сгов, записанных и предылуших тактах, и одновременная запись вновь поступающих слов в разрядах с номерами, кратными 4. Максимальная частота посгуплеция ответных реакций 4).Если код Упр.вх. (О) =011, то заполнение блока 1 происходит за 8 тактов, прцчем ответные реакции поступакт в и/8 разрядов с номерами, кратными 8, с максимальной частотой 8).В режиме Чтение ответные реакции и соответствунщие им контрольные разряды считываются из,блока 3 памяти и поступают в блок 6. При этом блск 3 памяти работает так же, как в режиме ГенерацияИз блока 6 ответные реакции перелзктся последовательно путем сдвига, на выход его младшего разряда, подключенный к третьему входу шинного формироиателя 5. 111 ицный формирователь 5 транслирует ответные реакции на свой первый вход/выход, являющийся первым входом/выходом устройства. Режим блока 6 задается значением уггравляюпгего сигнала Упр.вых. Запись и продвц 10 15 20 25 30 35 40 45 жение информации цо бгскх 6 ссушссггиляется пол воздействием сигнала СИ ихгиых (см. фиг. 2 з).Данные, поступаюццн цд второй ихолг выход устройства, через шинный формирователь 5 передактся цз второй информационный вход блока 6. В результате сдвига поступившая информация проходит сквозь блок 6 и через цгинный формирователь 5 попадает ца первый вход/выход устройства.При этом обеспечивается возможность подключения других таких же устройств с целью наращивания разрядности ответных реакций (второй вход/выход г-го устройства соединяется с первым входом/выходом (г+1)-го устройства)Блок 1 преобразования входных данныхможет быть реализован, например, на элементах типа Диухвхоловой регистр К 531 ИР 20. При этом синхровходы элементов объединены и поступают на синхровход блока 1, а их первые информационные входы подключены к первому информационному входу блока 1. Второй информационный вход каждого последующего разряда соединен с иыхолом предыдущего разряда, который является первым выходом блока 1. Второй информационный вход младшего разряда поступает на второй информационный вход бло ка 1, а выход старшего разряда - на второй выход блока 1. Управляющис входы элементов подключены к управляющему входу блок 1.Пинный формирователь 5 может быть построен на буферных элементах с тремя состояниями типа К 155 ЛП 8 и цнверторе. При этом выход первого элемента, соединенный с информационным входом второго элемента, и выход третьего элемента, подключенный к информаггиогггому входу четвертого, являются соответственно периым и вторым входом/выхолом шинного формирователя 5. Информационные входы первого и третьего элементов являются, соответственно, третьим и вторым входами шинного формирователя 5, а выхолы второго и четвертого элементов -- соответственно, его первым и вторым иыхолами. Управляющие входы второго и третьего элементов соелиены с первым входом шинного формирователя 5, а также входом ицвертора, выход которого поступает ца упраилякшие входы первого ц четвертсцо элементов. Буферное запоминающее устройство, содержащее блок памяти, информационные входы которого подключеньг к выходам параллельных данных блока преобразования в солнц с данных, молы параллельных данных которого являктся информационными входами устройства, выходы блока памяти подключены к входам параллельных данных блока преобразования выходных данных, выходы параллельных лзццых которого яв5ляются информационными выходами устройства, адресные входы и вход режима блока памяти являются соответствующими входами устройства, вход записи блока преобразования входных данных и блока преобразования выходных данных являются соответствующими входами устройства, отличоюиееся тем, что, с целью расширения функциональных возможностей устройства за счет работы в режиме генерации тестовых кодов, оно содержит шинный формирователь, первый информационный вход и первый информационный выход которого подключены соответственно к выходу последовательных данных и к входу последовательных данных блока преобразования выходных данных, второй информационный вход и второй информационный выход шинного формирователя подключены соответственно к выходу последовательных данных и к входу последовательных данных блока преобразования входных данных, синхровход которого подключен к синхровходу блока преобразования выходных данных и является синхровходом устройства, управляющий вход шинного 10 формирователя подключен к входу режимаблока памяти, первый и второй входы-выходы шинного формирователя являются первым и вторым информационными входами- выходами устройства.