Запоминающее устройство

) (1 5 с О 11 С 1 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСНОМУ СВИДЕТЕЛЬСТВУ 24не ле ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ 7346/24 04,86 02.88, (72) С.Н.Р.брамо и В.И,Эннс (53) 681.327,2, (56) Патент Фра кл. О 11 С 11/3Орангзеб Хан ЗУПВ со встроен ления ошибок, 18, с. 58 бб,(57) Изобретение относится к цифровой вычислительной технике, в частности к полупроводниковым ЗУ, Цельизобретения, - расширение областиприменения ЗУ за счет возможностиработы в режиме с повышенным быстродействием. Поставленная гель достигается тем, что в ЗУ, содержашем дешифратор 1, накопитель 2, усилители3 считывания, блок 4 обнаруженияошибок, дешифратор 5 адреса ошибки,блок 6 исправления ошибки регистр 7, блок обнаружени состоит из четырех каскадо мнровация, выполценных на торах, и групп ицверторов сумматор содержит восемь г. н восемь р-канальных ЩП-т ров и имеет два прямых и д пых входа и прямой ц инвер ды, Конструктивное выполне и выходной я ошибок в 8- сум полусумма. 11 олу-канальных ранзистова инверссцый выхосумматоров и построение на нх основекаскадов 8-11 суммирования блока 4обнаружения ошибок позволяет использовать бездефектные ЗУ, не требующиекоррекдни ошибок, в режиме с повышенным быстродействием. Блоки обнаружения 4 и исправления б ошибок приэтом не влияют на работу ЗУ. При использовании накопителей 2 с дефектными элементами ЗУ работает в режимес пониженным быстродействием, в котором производятся проверка и коррекция считываемой информации поалгоритму Хэммннга. 2 з,п. ф-лы,4 ил.1372357 Изобретение относится к цифровойвычислительной технике, в частностик полупроводниковым запоминающим устройствам.5Целью изобретения является расширение области применения запоминающего устройства (ЗУ)эа счет воэможности работы н режиме с поньппенным быстродействием, 10На фиг,1 представлена структурнаясхема ЗУ; на фиг.2 - структурная схема блока обнаружения ошибок и каскадон суммирования; на фиг,3 - принципиальная электрическая схема полусумматора; на фиг.4 - проверочнаяматрица алгоритма Хэмминга.ЗУ (фиг.1) содержит дешифратор 1,накопитель 2, усилители 3 считывания,блокобнаружения ошибок, дешифратор 5 адреса ошибки, блок 6 исправления ошибки и ныходной регистр 7. Блок4 обнаружения ошибок (Фиг,2) состоитиз первого 8, второго 9, третьего 1 Ои четвертого 11 каскадов суммирования 25выполненных на полусумматорах 12, игрупп иннерторон 13. 11 олусумматор 12(фиг3) содержит первый 14, второй15, третий 16, четвертый 17, пятый18, шестой 19, седьмой 20 и восьмой 3021 и-канальные МДП-транзисторы, первый 22, второй 23, третий 24, четвертый 25, пятый 26, шестой 27, седьмой28 и восьмой 29 р-канальные МДП-транзисторы, шину 30 нулевого потенциала, 35шину 31 питания, первый 32 и второй33 прямые входы, первый 34 и второй35 иннерсные входы и прямой 36 и иннерсньп 37 выходы,Устройство работает следующим образом.В режиме хранения информации, независимо от уровней сигналов на адресных входах ЗУ (фиг.1), на выходах усилителей 3 считывания и, соответ ственно, на информационных входах блока 4 обнаружения ошибок установлены сигналы одинакового логического уровня - 0 или н 1 , в зависимости от организации накопителя 2, Предположим, что на информационных входах блока 4 установлены сигналы высокого логи".еского уровня - "1". При этом на всех выходах нечетных каскадов 8 и 1 О суммирования блока 4 (фиг.2) устанавливаются сигналы низкого логического уровня - 0", а на выходах четных каскадов 9 и 11 - высокого логического уровня - "1", Таким образом, в режиме хранения информациина всех входах дешифратора 5 установлены сигналы одинакового логического уровня и все выходы дешифратора 5 находятся в невозбужденном состоянии. В зависимости от типа используемого дешифратора 5 и логических уровней выходных сигналов усилителей 3 в режиме хранения информации,выходы блока 4 могут соединяться свходами дешифратора 5 либо непосредственно, либо через инверторы,В режиме считывания информации всоответствии с кодом адреса на входах дешифратора 1 из накопителя 2считываются информационные и контрольные разряды выбранного слова,которые черо. усилители 3 поступаютна информационные входы блока 4(фиг.1), Каскады 8-11 суммированияблока 4 (фиг.2) формируют на выходахпромежуточные и контрольные суммы всоответствии с проверочной матрицейалгоритма Хэмминга (фиг,4), Если всчитанном иэ накопителя 2 слове ошибки нет, то на нсе входы дешифратора5 с выходов контрольных сумм блока 4поступают сигналы логического "0, ини один нз ньжодов дешифратора 5 невозбужден, Коррекции информации непроисходит, Нескорректиронанная информация с выходов усилителей 3 через блок 6 исправления ошибки и выходной регистр 7 проходит на выходыЗУ, Если в считанном иэ накопителя2 слове есть ошибка, то с выходовконтрольных сумм блока 4 на входыдешифратора 5 поступает код адресаошибки. Коррекция информации осуществляется инвертироьанием ошибочного разряда в блоке 6,Полусумматор 12 работает следующим образом (фиг.З), Если на первыхили вторых прямых и инверсных входахполусумматора 12 установлены сигналыодинакового логического уровня, тои на выходах полусумматора 12 устанавливаются сигналы одинакового логического уровня, Уровень на одномиз выходов полусумматора 12 изменяется только после установления сигналон различньж уровней как на первых,так и на вторых прямых и инверсныхвходах. Такая особенность работы полусумматора 12 позволяет устранитьложные выбросы напряжения на входахи, соответственно, на выходах дешифратора 5 при переключении ЗУ из ре 1372357жима хранения в режим считывания информации, что обеспечивает надежнуюработу ЗУ в целом. Только после прохождения информационного сигнала поцепи с наибольшей задержкой возбуждается один из выходов дешифратора5, соответствующий ошибочному разряду, либо возбуждения не происходит,если ошибки не быпо,Предлагаемое выполнение полусумматоров и построение на их основекаскадов суммирования блока обнаружения ошибок позволяет использоватьбездефектные ЗУ, в которых не требуется производить коррекцию ошибок,в режиме работы с повышенным быстродействием. Блоки обнаружения и исправления ошибок при этом не влияютна работу ЗУ. При использовании накопителей с дефектными элементамиЗУ работает в режиме с пониженнымбыстродействием, в котором требуетсядополнительное время на обнаружениеи коррекцию ошибок. 1 О 15 25 Формула изобретения 1. Запоминающее устройство, содержащее дешифратор, входы которого яв О ляются адресными входами устройства, накопитель, адресные входы которого соединены с выходами дешифратора, усилители считывания, входы которых соединены с выходами накопителя, блок35 обнаружения ошибок, прямые и инверсные информационные входы которого соединены соответственно с прямыми и инверсными выходами усилителей считывания, дешифратор адреса ошибки, 4 О входы которого соединены с выходами блока обнаружения ошибок, блок исправления ошибки, первая группа входов которого соединена с выходами усилителей считывания, а вторая группа 45 входов - с выходами дешифратора адреса ошибки, и выходной регистр, информационные- входы которого соединены с выходами блока исправления ошибки, а выходы являются информационными выходами устройства, о т - л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет воэможности работы в режиме с повышенным быстродействием, блок обнаружения ошибок состоит из первого,55 второго, третьего и четвертого каскадов суммирования и групп инверторов, первые группы входов первого и третьего каскадов суммирования являются прямыми информационными входами блока обнаружения ошибок, первые группы входов второго и четвертого каскадов суммирования соединены с выходами инверторов, входы которых также являются прямыми информационными входамй блока обнаружения ошибок, вторые группы входов первого и третьего каскадов суммирования являются инверсными информационными входами блока обнаружения ошибок, вторые группы входов второго и четвертого каскадов суммирования соединены с выходами инверторов, входы которых также являются инверсными информационными входами блока обнаружения ошибок, третья и четвертая группы входов второго каскада суммирования соединены соответственно с прямыми и инверсными выходами первого каскада суммирования, третья и четвертая группы входов третьего каскада суммирования соединены соответственно с прямыми и инверсными выходами второго каскада суммирования, пятая и шестая группы входов третьего каскада суммирования соединены с выходами инверторов, входы которых соединены соответственно с прямыми и инверсными выходами первого каскада суммирования, третья и четвертая группы входов четвертого каскада суммирования соединены соответственно с прямыми и инверсными выходами первого и третьего каскадов суммирования, пятая и шестая группы входов четвертого каскада суммирования соединены с выходами инверторов, входы которых соединены соответственно с прямыми и инверсными выходами второго каскада суммирования, выходы контрольных сумм первого, второго, третьего и четвертого каскадов суммирования являются выходами блока обнаружения ошибок.2, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что первый, второй, третий и четвертый каскады суммирования блока обнаружения ошибок выполнены на полусумматорах, прямые и инверсные входы которых являются соответственно нечетными и четными группами входов каскадов суммирования, а прямые и инверсные выходы - прямыми и инверсными выходами каскадов суммирования.3. Устройство по п,2, о т л и - ч а ю щ е е с я тем, что полусумма 1372357тор содержит первый, второй, третий и четвертый и-канальные МДП-транзисторы, истоки которых соединены с шиной нулевого потенциала устройства, пятый, шестой, седьмой и восьмой и-канальные МДП-транзисторы, истоки которых соединены со стоками соответственно первого, второго, третьего и четвертого п-канальных ИДП-тран зисторов, первый, второй, третий и четвертый р-канальные МДП-транзисторы, стоки которых соединены со стоками соответственно пятого, шестого, седьмого и восьмого п-канальных МДП транзисторов, и пятый, шестой, седьмой и восьмой р-канальные МДП-транзисторы, стоки которых соединены соответственно с истоками первого, второго, третьего и четвертого р-каналь ных МДП-транзисторов, а истоки соединены с шиной питания, затворы пятых и седьмых и- и р-канальных МДП-транзисторов объединены и являются первым прямым входом полусумматора, затворы второго и восьмого и-канальныхМДП-транзисторов и четвертого и шес"того р-канальных МДП-транзисторовобъединены и являются первым инверсным входом полусумматора, затворыпервого и четвертого и-канальных ивторого и третьего р-канальных МДПтранзисторов объединены и являютсявторым прямым входом полусумматора,затворы третьего и шестого и-канальных и первого и восьмого р-канальныхМДП-транзисторов объединены и являются вторым инверсным входом полусумматора, стоки пятого и шестого п-канальных и первого и второго р-канальных МДП-транзисторов объединены иявляются прямым выходом полусумматора,а стоки седьмого и восьмого и-канальных и третьего и четвертого р-канальных МДП-транзисторов объединены и являются инверсным выходом полусумматора,1372357 12Составитель Д,Ковалдин Реддктор А.Ворович Техред М.Дидык Корректор В.Бутяга Заказ 485/42 Тираж 590 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4