Арифметическое устройство для процессора быстрого преобразования фурье

(51 ОПИСАНИЕ ИЗОБРЕТЕНИЯ итут точн С. Скорняк ьство ССС5/332,тво С 15/33 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетелФ 1124323, кл. С 06 Р1983.Авторское свидетельВ 1185350, кл. С 06 Р 54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯР 011 ЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯУРЬЕ(57) Изобретение относится к вычислительной технике, в частности к технике цифровой обработки каналов, и может быть использовано в устройствах спектрального анализа. Цель изобретения - повышение точности. Поставленная цель достигается за счет того, что в состав устройства входят регистры 1-4, блоки элементов И 5-8, сумматоры-вычитатели 9,10, блоки сумматоров 11,12, коммутатор 13, блоки элементов ИЛИ 14-17, элемент НЕ 18, блоки элементов И 19-22, сумматор-вычитатель 23, блоки сумматоров 24, 25, коммутатор 26, сумматорвычитатель 27, выходы результатов. 28-31, входы синхронизации и заданияФрежима 32-36. 2 ил.(2) 1 13Изобретение относится к вычислительной технике, в частности к цифровой обработке сигналов, и может быть использовано в устройствах спектрального анализа.Цель изобретения - повышение точности вычислений.На фиг. 1 представлена функциональная схема арифметического устройства для процессора быстрого преобра" зования Фурье (БПФ); на фиг. 2 функциональная схема блока сумматоров.Устройство содержит регистры 1 4, блоки 5 - 8 элементов И, сумматор-вычитатель 9, сумматор-вычитатель 10, блоки 11 и 12 сумматоров, кттммутатор 13, блоки 14 - 17 элементов ИЛИ, элемент НЕ 18, блоки 19 22 элементов И, сумматор-вычитатель 23, блоки 24 и 25 сумматоров, коммутатор 26, сумматор-вычитатель 27, выходы 28 - 31 результатов устройства, входы 32 - 36 синхронизации и задания режима.Блок сумматоров (фиг. 2) содержит вход 37, сумматоры 38 - 41 и выход 42Устройство работает следующим образом.При выполнении прямого БПФ на вход 36 арифметического устройства подается положительный потенциал, который поступает на блоки 5 - 8 элементов И, открывая" последние для передачи из регистров 1 - 4 операндов в канал выполнения прямого преобразования; блоки 19 - 22 элементов И блокируются. При этом вещественные части Ке(Х) и Ке(т) первого и второго операндов поступают с регистров 1 и 3 соответственно, а мнимые Етп(Х) и Етп(т) - с регистров 2 и 4 устройства через блоки 5 - 8 элементов И на вход сумматора-вычитателя 9, который выполняет операции Ке (Х ) = Ке (Х) + Ке (т)1 тп(Х ) = Еш(Х) + Етп(У) ) Ке (У ) = Ке (Х) - Ке (т)Етп(т) = 1 тп(Х) - Етп(т) ) С первого выхода сумматора-вычитателя 9 результат Ке(Х) поступает на вход блока 14 элементов ИЛИ, а с него - на выход 28 устройства; результат 1 тп(Х ) с второго выхода сумматора-вычитателя 9 поступает на 63245 2вход блока 15 элементов ИЛИ, а снего - на выход 29 устройства,Все дальнейшие арифметические операции в устройстве выполняются взависимости от управляющих потенциалов на входах 32-35, определяющихрезультаты этих операций. При подаче разрешающего потенциала на вход 32 этот потенциал поступает на первый вход коммутатора 13и разрешает выдачу результата (2) свыходов сумматора-вычитателя 9 непо средственно на информационные входыблоков 16 и 17 элементов ИЛИ, а сних - на выход 30 устройства (вещественная часть (2 и выход 31 устройства (мнимая часть (2) 20 При подаче управляющего потенциала на управляющий вход 33 результат(1), как и ранее, поступает на выходы 28 и 29 устройства, а над резуль татом (2), поступающим в сумматорвычитатель 10, блоки 11, 12 сумматоров выполняют операции:1 Г 2Ке(т") = Ке(т ) + Еш(т) (2 а)2ГгЕтп(У.) = 1 тп(У) - Ке (т ), (26).результат которых с выхода блоков11, 12 сумматоров поступает на инЗ 5 формационные входы коммутатора 13,на управляющем входе которого установлен разрешающий передачу результата(2) потенциал с управляющего входа 33.40 Результат (2 а) с выхода коммутатора13 поступает на вход блока 16 элементов ИЛИ, а результат (26), пройдя коммутатор 11, по цепи 4-й вход -2-й выход поступает в блок 14 элементов ИЛИ. Далее результаты (2 а) и(26) поступают на выходы 30 и 31устройства. Управляющему потенциалу на входе 34 соответствуют операции (1) и (2), выполняемые по описанному выше способу, а вместо операций (2) - операции: Ке(т ) = Етп(У ) (За) ЕтпР) = -КЕЛ) (36) Результат (За) поступает с 1-го выхода коммутатора 13 в блок 16 элементов ИЛИ и далее - на выход 30 устройства. Результат (Зб) проходит коммутатор 13 по цепи 1-й на вход - 2-й выход и далее - через блок 17 элементов ИЛИ - на выход 31 устройства,Управляющему потенциалу на входе 35 арифметического устройства также соответствуют вычисления по формулам (1) и (2) и, кроме того, две новые операции:2Ке (У ) = -- 1 а (У) - Ке (У) 1,Г 2 (4)1 в(У ) = --- 1 Ке (У ) + 1 н(7 ф ) ,которые реализуют ся суммат ором-вычитателем 10, блоками 11 и 12 сумматоров и коммутатором 13, с выходакоторого результаты поступают наблоки 16 и 17 элементов ИЛИ, а сних - на выходы 30 и 31 устройства.Операции (1) - (4) определяют весьнеобходимый набор различных "бабочек", для реализации которых в процедуре БПФ поворачивающие множители2, Г 2имеют вид: 1, (1-,3), ( 1 3 3)При выполнении обратного преобразования на входе 36 управляющий потенциал меняется на противоположный,при этом блоки 5-8 блокируются, а19-22 И открываются для передачи изрегистров 1-4 операндов в канал выполнения обратного БПФ, На выходеарифметического устройства формируется результат по цепи: сумматор-вычитатель 23 - блоки 24, 25 сумматоров,Г 2осуществляющие умножение на -коммутатор 26 - сумматор-вычитатель27 - блоки 14-17 элементов ИЛИ - выходы 28-31,Блок сумматоров работает следующим образомВходной операнд Х разрядностью Ипоступает на вход сумматора 38, надругой вход этого сумматора поступает значение операнда Х, сдвинутоена два разряда вправо, т,е, 0,25 Х;с выхода сумматора значение суммы1,25 Х, сдвинутое на три разрядавправо, т.е, 0,15625 Х, поступает навход сумматора 40. Параллельно сосложением в сумматоре 38 выполняется сложение в сумматоре 39. На входсумматора 39 приходит значение вход 5с выхода сумматора 39 без сдвига поступает на вход сумматора 40., С выхода сумматора 40 значение суммы(1,5 Х+0,15625 Х) = 1,65625 Х, сдвинутоена три разряда вправо, т,е.0,20713125 Х, поступает на один входсумматора 41, на другой его вход по -ступает значение 0,5 Х, На выходе блока сумматоров получается значение0,70713125 Х, что соответствует умножению входного операнда Х на констанГ 2ту -- с соответствующей точностью,2В блоке сумматоров реализуетсяГ 2функция Х -- согласно следующему2=Х 2 +Х 2 Г 2(2 2 ) + 2 (2 +2)3.Точность представления значения кон 2станты -- = 0,70710675 в данной ин 25 2терпретации соответствует 2 ( г 2(0,70713125). Этого достаточно прификсированном формате в 8, 12 идаже 16 разрядов, если к тому жеучесть, что умножение осуществляется на константу 1,20 35 40 45 50 55 ного операнда Х, а на другой его вход поступает значение Х, сдвинутоена один разряд вправо, т.е. 0,5 Х, и формула изобретения 1. Арифметическое устройство для процессора быстрого преобразования Фурье, содержащее элемент НЕ, четыре регистра, восемь блоков элементов И, два сумматора-вычитателя, два коммутатора и четыре блока элемен" тов ИЛИ, причем информационные входы первого и второго регистров являются входами соответственно реальной и мнимой частей первого операнда устройства, входами реальной имнимой частей второго операнда которого являются информационные входы соответственно третьего и четвертого регистров, отличающееся тем, что, с целью повышения точности, в него введены третий и четвертый сумматоры-вычитатели и четыре блока сумматоров, причем выход -го ( = 1,4) регистра подключен к первым входам -го и (+4)-го блоков элементов И, выходы первого и второго блоков элементов И подключены соответственно к первому и второму входам первого сумматора-вычитателя,5 136 выходы суммы реальной и мнимой частей которого подключены к первым входам соответственно первого и второго блоков элементов ИЛИ, выходы которых являются выходами соответственно реальной и мнимой частей первого результата устройства, выходами реальной и мнимой частей второго результата которого являются выводы соответственно третьего и четвертого блоков элементов ИЛИ, первые входы которых подключены к вы- . ходам разности соответственно реальной и мнимой частей первого сумматора-вычитателя, третий и четвертый входы которого подключены соответственно к первому и второму выходам первого коммутатора, первый и второй информационные входы которого соединены соответственно с первым и вторым входами второго сумматоравычитателя и подключены к выходам соответственно третьего и четвертого блоков элементов И, вторые входы которых соединены с вторыми входами первого и второго блоков элементов И и подключены к выводу элемента НЕ, вход которого соединен с вторыми входами пятого, шестого, седьмого и восьмого элементов И и является входом синхронизации устройства, входом задания режима которого являются соединенные между собой управляющие входы первого и второго коммутаторов, суммирующий и вычитающий выходы второго сумматора-вычитателя подключены к входам соответственно первого и второго блоков сумматоров, выходы которых подключены соответственно к третьему и четвертому информационным входам первого коммутатора, выходы пятого, шестого, седьмого и восьмо" го блоков элементов И подключены соответственно к первому, второму, тре 3245 2, Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок сумматоров содержит четыре сумматора, причем выход -го (=4, р, р - разрядность обрабатываемых чисел) разряда первого сумматора подключен к 30входу Ц)-го разряда первой группы второго сумматора, выход -го разря да которого подключен к входу Ц)-горазряда первой группы третьего сумматора, выход которого является выходом блока, входом которого являются З 5 соединяемые между собой входы 1-х(1 = 1, р) разрядов первых групп первого и четвертого сумматоров, вход К-го (К = 3, р) разряда второй группы первого сумматора и входы ш-х (т = 2, р) разрядов второй группы третьего и четвертого сумматоров, выход 1-го разряда четвертого сумматора подключен к входу 1-го разряда второй группы второго сумматора,тьему и четвертому входам третьегосумматора-вычитателя, выходы суммыреальной и мнимой частей которогоподключены к вторым входам соответственно первого и второго блоковэлементов ИЛИ, выходы разности ре"алькой и мнимой частей третьего сумматора-вычитателя подключены соответ,ственно к первому и второму информационным входам второго коммутатора исоответственно первому и второмувходам четвертого сумматора-вычитателя, суммирующий и вычитающийвыходы которого подключены к входамсоответственно третьего и четвертого блоков сумматоров, выходы которыхподключены соответственно к третьему и четвертому информационным вхо" 20дам второго коммутатора, первый ивторой выходы которого подключены квторым входам соответственно.1363245 Ланцов оставител ехред М,Д орректор О. Кравцова едакт аковска аз 6364/4 писное ПИ Го о дел 113 оск роизводственно-полиграФическое поепприятие, г. Ужгород, ул ектная, 4 Тираж 671дарственног изобретениа, Ж, Ра омитета СССРоткрытийкая наб., д. 4/5