Функциональный аналого-цифровой преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) И 1) 4 Н 03 М 1/6 ОСУДАРСТВЕННЫЙ НОМИТЕТПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТ ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИ ЕЛЬСТВУ ГО- ФРОВО Аналого-цифровыеСоветское раиг.1(71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Ф,Арсени, М,Е,Бородянский, Е.И. Моравский н В.Л, Онопко (53) 681.325 (088.8)(56) Бахтияров Г.Д.преобразователи. - М.дио, 1980, с, 218.Паларин А.В, Гибридный функциональный преобразователь, Проблемы создания преобразователей формы информации. - Киев; Наукова думка, 1973, с, 462-464.(54) ФУНКЦИОНАЛЬНЫЙ АНАЛО ЦИ ЙПРЕОБРАЗОВАТЕЛЬ(57) Изобретение относится к измерительной технике и может быть использовано э системах АСУ и гибридныхмоделирующих комплексах, Изобретениепозволяет повысить быстродействие иразрешающую способность. Это достигается тем, что в преобразователь, содержащий аналога-цифровой преобразователь 5, блок 15 управления, коммутатор 13, сумматор 8, регистры 9,11,введены масштабный блок 2, параллельный аналого-цифровой преобразователь3, делитель 2 кодов, масштабный усилитель 4, блоки 6,10 вычитания, умножитель 7, блок 14 сравнения. 1 з.п.ф-лы, 3 ил,15 2 В данном случае условие (2) имеет вид(3) Из правой части данного неравенства можно определить число итераций при заданной точности вычисленной(2) 13617Изобретение относится к измерительной технике и может быть использованов системах АСУ и гибридных моделирующих комплексах,Цель изобретения - повышениебыстродействия и разрешающей способности.На Фиг.1 приведена функциональнаясхема преобразователя; на фиг,2 - 10функциональная схема параллельногоаналого-цифрового преобразователя;на фиг.З - функциональная схема блока управления,Преобразователь (фиг.1) содержит входную шину 1, масштабный блок2, параллельный аналого-цифровойпреобразователь 3, масштабный усилитель 4, аналого-циФровой преобразователь 5, блок 6 вычитания, умножитель 207; сумматор 8, регистр 9, блок 10 вычитания, регистр 11, делитель 12 ко-,дов, коммутатор 13, блок 14 сравнения, блок 15 управления, выходныешины 16, шину 17 синхронизации. 25Параллельный аналого-цифровой преобразователь (фиг.2) содержит компараторы 18, резисторы 19, элементы.ИЛИ 20, шифратор 21, регистр 22выходные шины 23, 30Блок управления (Фиг.З) содержитгенератор 24 импульсов, триггеры25 и 26, элементы И 27 и 28, элементы ИЛИ 29 и 30, регистры 31 и 32сдвига. 35В основу работы устройства положен следующий апгоритм: М ео = , МХ = 2 (1=0 + определяется величиной с(К)Выполнение неравенства (3) для любого Х достигается за счет выбораХпараметра м , так как - = 1.Можно показать, что итерационныйпроцесс (1) сходится со скоростью М Х к+1-(1 - -)М М.Из .формулы (1) получаем При заданной точности вычисленийб можно выбрать оптимальные размерыразрядной сетки вычислительного устройства при числе итераций, определяемом по Формуле (5).1Устройство работает следующим образом,Входной сигнал подключается квходной шине 1, а коммутатор 13устанавливается в нулевое состояние,обеспечивающее подключение выхода делителя 12 к умножителю 7. По синхросигналу, поступающему на второй входблока 15, на соответствующих выходахего поочередно начинает вырабатываться последовательность импульсов,определяющая очередность работы узлов устройства,На первом такте масштабный блок 2вырабатывает значение масштабного коэффициента согласно формуле (1) ипараллельный аналого-цифровой преобразователь 3 вырабатывает значениекоэффициента Ос по правилу, описанному выше, На втором такте в делителеМ12 вырабатывается значение - , амасштабный усилитель 4 проводит при1361715 10 15 20 25 30 35 40 45 50 55 ведение входного сигнала к диапазону значений от 0,5 до Х. По третьему такту аналого-цифровой преобразователь 5 преобразует нормализованныйХсигнал - в его двоичный эквивалент,по четвертому такту в блоке 6 формиХ руется разность -- + 1. На этом за канчивается первый этап работы преобразователя. По пятому импульсу наХумножителе 7 вычисляется (1- -)У,апо шестому в сумматоре 8 вычисляетМ Хся - + (1 - -)У. по седьмому импульК Ы ьфсу в вычитателе 10 вычисляется разность У+, - У., по восьмому импульсу в блок 14 поступает разность текущего и предыдущего результатов вычисления, которая сравнивается с величиной допуска погрешности, ив случае, если разность больше заданного допуска, то процесс уточнениярезультата повторяется в последовательности, определяемой импульсами,поступающими циклически с выходовблока 15, По девятому импульсу с второго выхода осуществляется переводкоммутатора 13 в состояние, обеспечивающее подключение выхода регистра9 У , к входу умножителя 7, Такжепо импульсу с второго выхода в слу-.чае завершения вычислений при срабатывании блока 14 заносится информация в регистр 11,В дальнейшем блок 15 обеспечивает циклическое появление импульсовна выходах и тем самым процесс уточнения результата преобразования повторяется столько раз, сколько этонеобходимо для получения погрешности, удовлетворяющей установленномузначению допуска. формула изобретения 1. Функциональный аналого-цифровой преобразователь, содержащий блок управления, первый выход которогосоединен с первым входом аналогоцифрового преобразователя, второйвыход соединен с первыми входами коммутатора, первого и второго регистров, третий выход - с первым входом сумматора, о т л и ч а ю - щ и й с я тем, что, с целью повышения быстродействия и разрешающейспособности, в него введены масштабный блок, параллельный аналого-цифровой преобразователь, два блока вычитания, блок сравнения, умножитель,делитель кодов, масштабный усилитель,выход которого соединен с вторымвходом аналого-цифрового преобразователя, первый вход объединен с первым входом делителя кодов и соединенс четвертым выходом блока управления, второй вход объединен с первымвходом параллельного аналого-цифрового преобразователя и является входнойшиной, третий вход объединен с вторым входом делителя кодов и соединенс первым выходом параллельного аналого-цифрового преобразователя, второй выход которого соединен с первымвходом масштабного блока, второйвход которого объединен с вторымвходом параллельного аналого-цифрового;го преобразователя и соединен с пятым выходом блока управления, выходмасштабного блока соединен с третьимвходом делителя кодов и вторым входом второго регистра, выходы которого являются выходными шинами, третий вход объединен с первым входомблока управления и соединен с первым выходом блока сравнения, четвертый вход объединен с первым входом первого блока вычитания, вторымвходом первого регистра и соединенс выходом сумматора, третий входпервого регистра соединен с вторымвходом блока сравнения, а выходпервого регистра соединен с вторымивходами коммутатора и первого блокавычитания, третий вход которого соединен с шестым выходом блока управления, а выход - с первым входомблока сравнения, второй вход которого является шиной допускового сигнала, третий вход соединен с седьмымвыходом блока управления, причем второй вход сумматора объединен с третьим входом коммутатора и соединен с выходом делителя кодов, третий вход соединен с выходом умножителя, первый вход которого соединен с выходом коммутатора, второй вход - с выходом второго блока вычитания, третий вход - с восьмым выходом блока управления, первые входы второго блока вычитания соединены с соответствующими выходами аналого-цифрового преобразователя, второй вход являет 5 13617 ся шиной единичного сигнала, третий вход - с девятым выходом блока управления, второй вход которого объединен с четвертым входом коммутатора5 и является шиной синхронизации. 2, Преобразователь по п,1, о т - л и ч а ю щ и й с я тем что блок управления выполнен на двух тригге рах, двух элементах И, двух элементах ИЛИ, двух регистрах сдвига, генераторе импульсов, выход которого соединен с первыми входами первого и второго элементов И, второй вход 15 первого элемента И соединен с инверсным выходом первого триггера, первый вход которого является вторым входом блока управления, второй вход соединен с инверсным выходом второго 20 триггера, прямой выход которого соединен с вторым входом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ,156второй вход которого соединен с первым выходом первого регистра сдвига,а выход - с первым входом первогорегистра сдвига, второй вход которого объединен с первым входом второгоэлемента ИЛИ и является шиной установки нуля, первый, второй, третий,четвертый и пятый выходы первогорегистра сдвига являются соответственно вторым, седьмым, шестым, третьим,ивосьмым выходами блока управленияпервым входом которого является второй вход второго элемента ИЛИ, выходкоторого соединен с первым входомвторого триггера, второй вход которого соединен с первым выходом второгорегистра сдвига, первый, второй, третий и четвертый выходы второго регистра сдвига являются соответственнодевятым, первым, четвертым и пятымвыходами блока управления, вход второ"го регистра сдвига соединен с выходом первого элемента И,тная,4 6 ТирВНИИПИ по дел 035, Москва сударственногм изобретений, Ж, Раушская Подписноекомитета СССРоткрытийнаб;, д,4/5