Запоминающее устройство с обнаружением модульных ошибок

.л ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Московский энергетический институт (72) Г. А. Бородин и А. К. Столяров (53) 681.327(088.8)(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ МОДУЛЬНЫХ ОШИБОК(57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам с самоконтролем, и может быть применено для контроля блоков модульной памяти при однонаправленном характере модульных ошибок. Целью изобретения является повышение достоверности контроля, Устройство содержит блок 1 модульной памяти, каждая ячейка которого выполнена из семиразрядных информационных модулей 21 - 2 памяти и трехразрядных контрольных модулей 28 - 21 о памяти, блоки 14, 15 кодирования по коду Бергера, блоки 16 - 21 формирователей четности, блоки 22 - 24 поразрядного сравнения, формирователи 25, 26 кода адреса ошибки, блоки 27, 28 определения типа ошибки и блок 29 регистрации ошибок. При записи н при чтении информации происходит кодирование данных в блоках 14, 5 кодирования по коду Бергера и блоках 6 - 21 формирователей четности. При записи три группы контрольных кодов записываются в модули 28 - 2 о памяти и затем при считывании сравниваются поразрядно с образованными из считанных данных тремя группами контрольных кодов в блоках 22 - 24. В блоке 28 анализируются сигналы с вы. ходов блоков 22 - 24 поразрядного сравнения и на его выходах 30 появляются сигналы наличия ошибки и сигнал ошибки в информационных разрядах. 8 ил.1116 етение Огноси Г( я к ИТчис.(итес(ьноиТЕ НИКЕ,; ИЧСНН К Зз)ОЛИН;НЦнл УСТРОЙ("Гндч с) срелствдчи кнр(хя, и чо кст бцтьи 1 О,1 ь )вд и) .Г я контр,я 6,1 к и н моу 1 ь.пЙ 11 дл 151 ти при )лнонд 11 рк.11 л 1 харакч ллульцх о 11 ибок.11 сх и (Обретсния и ), спи О 1 рпосИ КО,трОЛЯНд фиг. 1 прс.стаи,л 1)д ф; нкпи(ц;1,ис хсл 1 111 с,51 11 емГО л стро 1 сти, и; фиГстр; ку рндя схечд блок;ло ту 1)и 1)ля и;и, фиг 3 и 4 - функционд ь.ьн . хсх(1 сот.Нстл ГНЕНШ ГрЕТТ,СО (ЧСтНЕртГО) и ПЯОГО)гс ия, первого (второго) олокд колировз.ния по колу Бергера и второго блока опрелеления (ипд ошибки, нд фи 8 функциои;.ьндя схемз второн ф рчир и;Те.)я к; д)л джлНз ).1 кн 1.1 ( 1;)ко т и О(1 ияГО колу Бергера солержит (ф. 6) ф)р.чирователи 41 -47 кола Берг(. рз нл)пл.ценные, например, из 1 ЗУ и )ч )кил(с,лсс.ной выборки. с нхолами ,1 Ои цхоламн 14 ( (151-(Блок 28 определения тичд О нибкилержит (фиг. 7) алел( 15. 11,11 48 71 иэлс чент И 51 Второй формирователь 26 кода адресаошибки содержит сумматоры 52 - 72 по модулю лва и элемент ИЛИ 73 - -79.Устройство работает следую)цим образом.5 В режиме записи информации на входы5 (фиг. 1) полается злрес ячейки, н которую необходичо записать число, )оступаютцее на входы 6. На вход 3 полают сигнал управления записью, например Лог. 0, а на вход 4 - сигнал обрацения, длительность которого должна превосходить задержки в блоках 1, 14, 16, 18, 20. В блоках 14, 16, 18 и 20 формируются три группы контрольных разрядов, которые записываются в соответствуюцие контрольные разряды каждой (5 ячейки памяти бпока 1 по входам 7 - 9.На выходах каждого из блоков 14и 15 (фиг. 6) вырабатывается двоичный код, указываюций число единиц в инфорчдционных разрялах 61-,)д, поступающих НД ЕГО ВХОД.В устройстве обеспечивается обнаруже.ние Ошибок в лвух из модулей 21- - 2 о пачяти.В режиме считывания на входы 5 полают ддрсс ячейки, информация из которой необхолича. На вход 3 подаютигналчитывания, например, Лог 1, а нд вход 4 - ( игндс Обрапсения, например, Лог. 1, длительность которого должна быть 6 ольше задержек н блоке 1 и блоках 15, 17, 19 и 21.Считанная информация поянляеся н; выходах 10 (информационные ра рялц и дц- ЗГ) холдх 1113 (контрольные р;зря.ц (х(ки при з)ГИси, в блоках 15, 17, 19 и 21 ОО- р,зуюся три Гръппы контро 1 ьных р;зр 5 дов из считанных инфорчационнцх разрядов, которые и блоках 22 - 24 (рднниваются с контрольнь;ми разрядами н;( выходах 11 - 137 З 5 хрдняшимися в блоке 1. Гри наличииошибки в считанных разрялах на выходах блокн 22 24 появляются сигналы несовпадения (на всех трех сразу, только на лнух из трех и,и нд одном из трех), коОрые поступдюг нд входы блоков 25 и 26.4 В блокдх 25 и 26 произволится выработкаНОМсРД (Н УНИтаРНОМ КОДЕ) ОтКДЗаНШЕГО МО- дуля 21- 2 о памяти, Затем по )кончании переходных процессов и к приходу сигнала строба на вход 31, в блоке 27 осу цест вл я я сравне Р си на Ов, поступив с б 0 кон 25 и 26, и н случае и.х несонпаления ид выходе блока 27 вырабатывается сигнал, например Лог. 0, наличия отказов, например, в двух модулях, который блокирует рдботу блока 29. В случае Отказа Одного из50 модулей 212 о н блоках 25 и 26 вцрзбатынзк)тся олинаковые номера отказавших моду.)ей и сигнал несовпадения на выхоле блока 27 не вырабатывается. Сигналы с ныходов блоков 22 - 24 поступают для ана,пиза в блок 28. Если нд всех выходах блокн 22 - 24 55 присутствуют нулевые сигналы совпадения,то н рамках данного устройства такая ситуация воспринимается как отсутствие Ошибки (нд выходах 30 будет Лог. (Ь) и информация чожет бьгп, использована Если1322377 10 Формула изобретения 15 7 8 9 10Фиг, Г на выходе одного из блоков 22 - 24 имеются единичные сигналы нееовпадения, то такая ситуация (Лог. 1 на одном из выходов 30) означает отказ соответствующей группы контрольных разрядов блока 1 и информация может быть использована. Если на вы. ходах не менее двух из блоков 22 - 24 имеются единичные сигналы несовпадения, то такая ситуация воспринимается как ошибка в двух из модулей 2 - 2о.Сигнал отказа в информационных молулях 2, - 2, появляется на выходе элемента И 51 (фиг. 7) Запоминающее устройство с обнаружением модульных ошибок, содержащее блок модульной памяти, блоки формирователей четности с первого по четвертый, блоки поразрядного сравнения, первый формирователь кода адреса ошибки, блок регистрации ошибок, первый и второй блоки ко.дирования по коду Бергера, входы которыл соединены соответственно с информационными входами и выходами блока модульной памяти, контрольные входы первой и 25 второй групп которого подключены соответственно к выходам первого и третьего блоков формирователей четности, входы которых соединены с выходами первого бло.ка кодирования по коду Бергера, причем выходы второго блока кодирования по коду 30 Бергера подключены к входам второго и четвертого блоков формирователей четности, выходы которых соединены соответственно с одними из входов первого и второго блоков поразрядного сравнения, выходы которых подключены к входам первого фор мирователя кода адреса ошибки, выходы которого соединены с одними из входов блока регистрации ошибок, другие входы первого и второго блоков поразрядного сравнения подключены соответственно к контрольным выходам первой и второй групп блока модуль ной памяти, адресные и управляющие входы которого являются соответственно адресными входами, входом обрацгения, входом разрешения записи и считывания устройства, от.гичающееся тем, ч 1 о, с цепью повышения достоверности контроля, в него введены пятый и шестой блоки формирователей четности, третий блок поразрядного сравнения, второй формирователь кода адреса ошибки и блоки определения типа ошибки, причем входы и выходы пятого блока формирователей четности подключены соответственно к выходам первого блока кодирования по коду Бергера и к контрольным входам третьей группы блока модульной памяти, контрольные выходы третьей группы кото. рого соединены с одними из входов третьего блока поразрядного сравнения, другие влоды которого подключены к выходям шестого блока формирователей четности, входы которого соединены с выходами второго блока кодирования по коду Бергера, выходы третьего блока поразрядного сравнения подключены к одним из входов второго формирователя кода адреса ошибки, выходы которого соединены с одними из информационных входов первого блока определения типа ошибки, другие информационные входы и выход которого подключены соответственно к выходам первого формирователя кола адреса ошибки и к дргим входам блока регистрации ошибок, другие входы второго формирователя кода адреса ошибки соединены с выходами первого блока поразрядного сравнения и входами первой группы второго блока опредслсния типа ошибки, входы второй и третьей групп которого подключены соответственно к выходам второго и третьего блоков поразрядного сравнения, выходы блоков определения типа оцгибки являются контрольными выходами устройства, вход стробирования первого блока определения типа ошибки является входом синхронизации устройства.р 1о еннк5 нки2В 1 Ии ок11,)г 11 роинотор С. 11873,50И Гоу1 С.осгннит. нкдрь Текргл И 15 ок,Тирян, 59та псгвонннго копитто .( (,Р,и,5 ТК 35, Мочкин. Ж,35, Ри и;ино полигрифиноское прлнрии Корр к11 о,тииг и лритон ин нн 6 и 4 ".У,го 1 огк н