Блок памяти

(53) (56) У 10ф елью осто памятися,заблоков нт чи ник, рис лока тказ СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 4301340/24-206.07,8715. 12.89. БюлА,Н.Пархомен.Голубцов681.327.66 (Авторское св4989, кл, Сйзуллаев Б,Нральных микрычислительноМ.: Радио и3. 40. 88.8)детельство СССР1 С 19/00.и др. Примененсхем в электронтехнике: Справвязь, 1987, с. ЛОК ПАМЯТИзобретение относится к вычисной технике и может быть испол при построении универсальных цифровых вычислительных машин, изобретения является повышение ерности функционирования блокаПоставленная цель достигает- счет введения селекторов 4, 7, сравнения 6, 8, блока 9 анатказа, М-триггера 5, что обес ет замену отказавшего разряда памяти и выработку сигнала об2 илИзобретение относится к вычислительной технике и может быть использовано при построении универсальныхузлов цифровых вычислительных машин,5Целью изобретения является повышение достоверности Функционирования блока путем введения н его логическую структуру средств Функционального контроля и восстановления работоспособности.Па Фиг, 1 изображена схема блокапамяти; ца фиг. 2 - ЭЧ-триггер и блоксравцеция устройства, пример выполнения,15Блок памяти содержит 1)Ч-регистр 1,КБ-триггер 2, элемент НЕ 3, первыйселектор 4, 0 Ч-триггер 5, первыйблок б сравнения, второй селектор 7,второй блок 8 сравнения, блок 9 анализа отказа, информационные входы 10блока, входы режима 11, синхронизации 12, сброса 13, информационныйвыход 14 блока, выходы отказа 15 ичастичного отказа 16 блока. 25Г-триггер и блок сравнения блокасодержат (Фиг, 2) Р-триггер 17, ЕЯтриггер 18, элементы ИЕ 19 и 20, элемент И-НЕ 21, элементы НЕ 22 и 23,элемент И-ИЛИ-НЕ 24,30Прямые и инверсные выходы 0-триггера 17 и 28-триггера 18 являютсявходами элемента 24, выходы группыэлементов 9-22, образующих временные задержки сигналов Ч и С, соединены с синхроцизирующими входами элемента 24, выход "Отказ" которого соединен с входом этого же блока сцелью фиксации информации от отказа.Блок памяти работает в двух режимах: режиме записи информации ирежиме хранения информации,В режиме записи информации цавходе 11 блока присутствует сигналлогического нуля, на входе 12 - импульс записи, а на 0-входах 10информация, которую необходимо записать в блок памяти.функционирование и контроль правильности срабатывания триггеров 17и 18 производится следующим образом.При появлении на синхровходе триггера 17 положительного Фронта синхро.сигнала состояние его передается вэлемент 24,55Контроль правильности срабатывания производится сигналом сравненияс ныхода элемента 24, который сформирован через время срабатывания элементов 19 - 21, При правильном срабатывании РЧ-триггера сигнал цОтказч на выходе блока сравнения сформиро ван не будет. В противном случае, т.е. при наличии неисправности в ПЧ- триггере, сработает первая или вторая группа входов элемента 24, на его выходе появится сигнал логи" ческой единицы, которая через пятую группу входов осуществит фиксацию сигнала "Отказ", обеспечивая устойчивое состояние логической единицы на его выходеЕсли запись информации н триггеры регистра 1 произведена правильно, то ни на одном из выходов блока б сравнения це появится сигнал логической единицы, сигнализирующий об отказе соответствующего триггера. В этом случае будут открыты первые группы входов селектора 7, сигналы Е на входах равны нулю. Следовательно, значения сигналов на прямых выходах триггеров регистра постуйят на соответствующие информационные выходы блока. В случае отказа какого-либо триггера в регистре 1 на выходе блока 6 сравнения появляется единичный сигнал Отказ , который открывает вторую группу входов селектора 7 и, поступив также на селектор 4, откроет группу его информационных входов, подготавливая тем самым цепь записи информации отказавшего триггера регистра 1 в триггер 5. При этом обеспечивается автоматическое замещение отказавшего триггера регистра 1 на триггер 5, а на выходе 16 блока 9 анализа .отказов появится сигналЧастичный отказС выходов селектора 7 на выход блока поступит информация с регистра 1 без .отказавшего разряда (сигналы Е равны нулю) и триггера 5, заместившего отказавший разряд черЕз второй вход селектора 7 (сигнал Е данного разряда равен единице). В случае отказа более одного триггера блока ввиду отсутствия необходимого резерва формируется сигнал пОтказ" на выходе 15.Контроль работоспособности триггера 5 осуществляется аналогично контролю разрядов регистра 1 с помощью блока 8 сравнения. В случаенеисправности этого триггера блок5 352 анализа отказа будет сигнализировать о частичном отказе блока.Таким образом, за счет введения дополнительного триггера, а также селектора, блоков сравнения и блока анализа отказов с соответствующими связями обеспечивается замена отказавшего разряда блока памяти, что увеличивает достоверность функционирования блокаФормула изобретенияБлок памяти, содержащий РЧ-регистр, элемент НЕ и КЯ-триггер, выход которого соединен с Ч-входом регистра, С-вход которого соединен с Р-входом КЯ-триггера и выходом элемента НЕ, вход которого является синхровходом блока, Я-вход КЯ-триггера является входом режима блока, Р-входы РЧ-регистра являются информационными входами блока, о т л и ч а ю щ и й с я тем, что, с целью повышения достоверности функционирования блока памяти, в него введены первый,и второй селекторы, первый и второй блоки сравнения, блок анализа отказа и РЧ-триггер, Р-вход которого соединен с первым входом второго блока сравнения и выходом первого селектора, информационные входы которого соединены с первым входом первого блока сравнения, с соответствующими информацион 9290 6ными Р-входами РЧ-регистра, Ч-входкоторого соединен с Ч-входом ЙЧ-триггера и шестыми входами блоков сравнения, пятые входы которых объединеныи являются входом сброса блока памяти, а четвертые входы блоков сравнения соединены с С-входом РЧ-регистра, информационные выходы которогосоединены с вторым входом первогоблока сравнения и первым информационным входом второго селектора, второй вход которого соединен с первымвыходом РЧ-триггера и вторым входомвторого блока сравнения, первый входкоторого соединен с Р-входом РЧ-триггера и выходом первого селектора,третьи входы первого и второго блоков сравнения соединены с контроль ными выходами соответственно РЧ-регистра и РЧ-триггера, пятые входыпервого и второго блоков сравненияобъединены и являются входом сбросаблока памяти, выход первого блока 25 сравнения соединен с входами выборки первого и второго селекторов ивходом отказа блока анализа отказов,информационный вход которого соединен с выходом второго блока сравнения, выход второго селектора является информационным выходом блока памяти, первый и второй выходы блокаанализа отказа являются соответственно выходами отказа и частичного отказа блока памяти.