Устройство для деления чисел

ОЮЗ СОВЕТСКИОЩИАЛИСТИЧЕСКРЕСПУ БЛИН Ц 9) 677 5 Е ИСА ТЕЛЬСТВУ(54) УС (57) Из вычисли льз лизи я пов ро тва в 8, бл -ИЛИ 1 тор 9 2 ил,СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ВТОРСКОМУ СВИ(53) 681.325 (088,8) РОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ обретение относится к области тельной техники и может. исаться при построении специ- ванных и универсальных ЦВМ. пдения быстродействия устрой- него введены два регистра 6 ок 10 памяти, два элемента 5, 17, сумматор 4, коммутаэлемент И 19, элемент ИЛИ 18табл.1 12871Изобретение относится к вычислительной технике и может быть использовано при разработке цифровых вычислительных машин последовательного действия.Целью изобретения является повышение быстродействия устройства.На фиг, 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 - временная диаграмма выработки тактовых сигналов устройства.Устройство для деления чисел содержит регистр 1 делимого, первый элемент И 2, первый тактовый вход 3, сумматор 4, регистр 5 делителя, первый дополнительный регистр 6, третий тактовый вход 7, второй дополнительный триггер 8, коммутатор 9, блок 10 памяти, второй и четвертый 20 элементы 2 ИИЛИ 11 и 12,элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13, первый элемент 14 задержки, первый элемент 2 ИИЛИ.15, второй тактовый вход 16, третий элемент 2 ИИЛИ 17, элемент ИЛИ 18, 25 второй элемент И 1.9, триггер 20, дополнительный сумматор 21, регистр.22 частного, второй элемент 23 задержки, четвертый и пятый тактовые входы 24 и 25, выход 26, 30Цикл работы устройства составляет ;и+5 тактов, где 1, 2. и такты предназначены для обработки 1-го (младшего) 2-го, ,и-го дробных разрядов операндов, (и+1)-й, (и+2)-й и (и+3)-й такты предназначены для обработки целых разрядов операндов (очередной остаток после сдвига на два разряда в сторону старших разрядов может иметь 3 целых разряда), 40 (и+4) - такт для представления знака и (и+5)-й такт - служебный, для управления схемой. Регистр 1, предназначенный для хранения делимого х и очередного остатка О содержит 45 и+7 разрядов. В каждом цикле в нем производится сдвиг операнда на 2 разряда в сторону старших разрядов. Делитель Ч хранится в регистре 5, имеющем и+5 разрядов. Единичные выходы 50 первого второго - шестого триггеров регистра 1 (считая слева) соединены с входами шестиразрядного параллельного регистра 6, построенного на 1)- триггерах. Управление записью в регистр 6 производится сигналом С 5, поступающим с входа 7. В начале служебного такта шесть старших разрядов х или 01 переписываются в регистр 6 49 2и хранятся в нем весь цикл. Единичные .выходы четвертого, шестого, седьмого и восьмого триггеров регистра 5 соединены с входами параллельного четырехразрядного регистра 8 аналогично регистру 6. Управление записью в регистр 8 также производится сигналом С 5,.потому в регистр 8 в служебном такте записывается знак ч и второй, третий, четвертый старшие разряды делителя (делитель полагается нормализованным, поэтому первый старший разряд Ч не нужен). Прямой и инверсный выходы знакового разряда (Т,) регистра 8 подключены к управляющим входам коммутатора 9, который состоит из 3-х элементов И-ИЛИ. Если Т, =О, второй, третий и четвертый разряды Ч проходят через коммутатор, не меняясь. Если Т= 1 - они инвертируются. Блок 10 имеет 4 выхода: И 1, И 2, ИЗ и И 4. Прошивка блока 10 произведена в соответствии с данными, приведенными в таблице, Ввиду громоздкости таблица приведена с пропусками. В таблице выходы регистра 6 обозначеходы регистра 8 обозначены у у, , у . Выходы блока 10 И 1 и И 2 управляют входами 1 и 2 элемента И-ИЛИ 11. Выходы ИЗ и И 4 блока 10 соединены с первым и вторым входами элемента И-ИЛИ 12. Элемент И-ИЛИ 12 формирует знак, который необходимо присвоить делителю, Присвоение знака производится с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13. Если на выходе элемента И-ИЛИ 12 - ноль, кратное делителю проходит через элемент 12 не меняясь, если - единица, кратное делителю инвертируется. Перенос, формируемый в сумматоре 4, задерживается на один такт в элементе 14 задержки. Элемент И-ИЛИ 15 служит для гашения переноса в младший разряд и коррекции инверсии кратного делителю в дополнение при присвоении ему знака минус. Элементы И-ИЛИ 17, ИЛИ 18 и И 19, триггер 20, сумматор 21, регистр 22 и элемент 23 задержки представляет собой счетчик типа ЦДА, На входы элементы И-ИЛИ 17 с входов устройства 24 и 25 поступают сигналы СЗ и С 4, Сигнал СЗ = 1 во втором такте, сигнал С 4 = 1 в третьем такте. Пусть на выходе элемента И-ИЛИ 12 - единица, тогда, если И 1=1 через элементы И-ИЛИ 17 и ИЛИ 18 на вход сумматора 21 единица проходит во вто12871 рбм такте и содержимое регистра 22увеличивается на +2. Если И 2=1 навход сумматора 11 единица проходитв третьем такте и содержимое регистра 22 увеличивается на +4, Триггер20, сбрасываемый сигналом С 5 в нольв служебном такте, остается в нуле.Пусть теперь на выходе элементаИ-ИЛИ 12 - ноль, тогда, если И 1=1в начале второго такта триггер 20 10перебросится в единицу и во всехтактах, начиная со второго и до служебного, на вход сумматора 21 будутпоступать единицы. Содержимое регистра 22 изменится на -2. Аналогично, 15если И 2=1, на вход сумматора 21 будет поступать единица во всех тактах, начиная с третьего. Содержимоерегистра 22 изменится на -4,Регистр 21, предназначенный для 20накопления частного, содержит и+7разрядов. В каждом цикле его содержимое сдвигается на 2 разряда в сторону старших разрядов.Устройство работает следующим образом.Перед началом деления в регистр 5записывается нормализованный делитель с произвольным знаком в дополнительном коде. Знак делителя должен быть записан в (и+1)-м, (п+2)-м,(и+3)-м, (п+4)м тактах, По завершении записи в служебном такте знаковый, второй, третий и четвертый старшие разряды 9 перепишутся в регистр8 и будут сохраняться там в течениевсей операции деления.В следующем цикле в регистр 1 записывается делимое Х,. лежащее в пре 1 40делах 1 в/х/О - . с произвольнымзнаком в дополнительном коде. В служебном такте знаковый и пять старших разрядов Х перепишутся в регистр6 и будут сохраняться так в течение 45следующего цикла. В третьем цикленачинается собственно деление. Напервый вход сумматора 4 поступаетучетверенное делимое 4 х. Блок 10,расшифровав старшие разряды делимого и делителя, формирует сигналыИ 1-И 4. Элемент И-ИЛИ 11, управляемый сигналами,. И 1 и И 2, выбирает требуемое кратное делителя: О, 2 у, 4 у.В элементе И-ИПИ 12 формируется признак изменения знака кратного, и спомощью элемента 13 производитсяприсвоение требуемого знака кратному;Кратное делителя с присвоенным зна 494ком поступает на второй вход сумматора 4 и в последнем формируется первый остаток О Одновременно в счетчик типа ПДА поступает первый разряд частного. Аналогичным образом выполняется пциклов. По выполнении последнего 2цикла с выхода 26 считывается частное,Формула изобретения Устройство для деления чисел, содержащее регистры делимого, делителя и частного, два элемента задержки, сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ триггер, два элемента 2 ИИЛИ иэлемент И, причем выход младшего разряда делимого соединен с первым входом элемента И, выход которого соединен с первым информационным входом сумматора, выход суммы которого соединен с входом сдвига регистра делимого, первый тактовый вход устройства соединен с вторым входом элемента И, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым информационным входом сумматора, выход переноса которого соединен с входом первого элемента задержки, выход которого соединен с прямым входом первого элемента И первого элемента 2 ИИЛИ, инверсный вход которого соединен с первым входом второго элемента И первого элемента 2 ИИЛИ и является вторым тактовым входом устройства, выход первого элемента 2 ИИЛИ соединен с входом переноса сумматора, выход младшего разряда регистра делителя соединен с входом сдвига регистра делителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены два дополнительных регистра два элемента 2 ИИЛИ, блок памяти, коммутатор, дополнительный сумматор, дополнительный элемент И и элемент ИЛИ, при этом выходы первого, второго, третьего, четвертого, пятого и шестого. старших разрядов регистра делимого соединены с информационным входом первого дополнительного регистра, выход которого соединен с первым входом блока памяти, второй адресный вход которого соединен с выходом коммутатора, первый и второй информационные входы которого соединены соответственно с прямым и инверсным выходами первого, второго"1" ) Т" ГХц Т:Т 0 0 1 0 1 0 0 0 О 0 1 1 0 0 0 1 0 1 1 0 0 0 О 1 1 0 0 0 0 0 1 0 О 0 О 1 О 1 0 0 0 1 0 0 О 0 0 0 0 О 0 О 0 0 1 1 1 1 1 1 0 0 0 0 0 О 1 1 1 1 1 1 0 0 0 О 0 0 0 0 0 0 0 О 1 О 0 0 0 1 0 1 0 1 О 0 0 О 1 0 О1 0 0 1 0 1 1 1 1 0 1 1 0 О 0 1 1 0 1 О 1 0 0 0 0 1 1 0 01 1 0 0 0 1 0 0 О 0 1 0 0 1 0 1 0 1 1 0 0 0 и третьего старших разрядов второгодополнительного регистра, прямой иинверсный выходы знакового разрядакоторого соединены соответственно спервым и вторым управляющими входами коммутатора, выходы первого, второго, четвертого, шестого, седьмогои восьмого разрядов регистра делителя соединены с информационным входом второго дополнительного регистра, вход разрешения записи которого соединен с входом разрешения записи первого дополнительного регистра, с В-входом триггера и третьим тактовым входом устройства, выходы первого и второго старших разрядов регистра делителя соединены,с первыми входами первого и второгоэлементов И соответственно второгоэлемента 2 ИИЛИ, вторые входы которых соединены с первыми входамипервого и второго элементов И соответственно третьего элемента 2 ИИЛИи первым и вторым выходами блока памяти, третий и четвертый выходы которогосоединены с первыми входами первого ивторого элементов И соответственночетвертого элемента 2 ИИЛИ, вторыевходы которых соединены соответственно с инверсным и прямым выходами знакового разряда второго дополнительного регистра, выход второго элемента 2 ИИЛИ соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,второй вход которого соединен с выходом четвертого элемента 2 ИИЛИ,с вторым входом второго элемента Ипервого элемента 2 ИИЛИ, и с инвер -сным входом дополнительного элемента И, выход которого соединен с 5 -входом триггера, выход которого соединен с первым входом элемента ИЛИ,второй вход которого соединен с прямым входом дополнительного элементаИ и выходом элемента 2 ИИЛИ, вторые входы первого и второго элементов И которого являются соответственно четвертым и пятым тактовымивходами устройства, выход суммы дополнительного сумматора соединен свходом сдвига регистра частного иявляется выходом устройства, выходрегистра частного соединен с первыминформационным входом дополнительного сумматора, второй информационный вход и вход переноса которогосоединены соответственно с выходамиэлемента ИЛИ и второго элемента задержки,вход которого соединен с выходом перено -са дополнительного сумматора,1 О 1. О О 1 О ОО 1 О 1 О 1О О 1 1 1 О 1 1 О 1 1 О 1 1 1 1 1 О 1 О 1 О 1 1 О О О . О О О О 1 1 1 О О О О Составитель Н. МаркеловаРедактор Ю. Середа ТехредЛ.Олейник Корректо ожо Тираж 694НИИПИ Государственногопо делам изобретений3035, Москва, Ж, Р Заказ 7718/5 П сное омит а СССР ийнаб.,о ска Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 О О О О О О ОО О 1 О 1 О 1 ОО 1 О 1 О1 О 1 1 О 1 О 1 1 О 1 1 О О1 1 О 1 1 О 1 1 1 1 1 О 1 1 О 1 О О 1 1 1 О 1 О 1