Устройство для выполнения дискретных ортогональных преобразований

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 511 4 С 06 Г 15/332 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССР В 875387, кл. С 06 Г 15/332, 1981.Авторское свидетельство СССР1013971, кл. С 06 Г 15/332, 1983, (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ДИСКРЕТНЫХ ОРТОГОНАЛЬНЫХ ПРЕОБРАЗОВАНИЙ (57) Изобретение относится к вычислительной технике, в частности к циф 8012331 8 ровой обработке радио-, гидро- извуколокационных сигналов, и можетбыть применено при построении быстродействующих процессоров, работающихв условиях жестких временных ограничений. Цель изобретения - увеличениебыстродействия за счет представлениядискрет преобразуемого сигнала двухстрочными сигналами. Устройство содержит два коммутатора, четыре блокарегистров, два умножителя двухрядного када, пять сумматоров двухрядногокода с соответствующими связями,5 ил.Изобретение относится к вычислительной технике, н частности к цифроно 1 обработке радио-, гидро- изнуколокационкьх сигналов, и можетбыть применено при построении быстродействующих процессоров, работающихв условиях жестких временных ограничений,Цель изобретения - увеличениебыстродействия за счет представлениядискрет преобразуемого сигнала,цвухстрочными кодами,На фиг, 1 представлена функциональная схема умножителя для преобразования Фурье; на фиг. 2 - схемаумножителя двухрядного кода для случая г, =,4, ш, = 3; нд. фиг, 3 - функциональная схема сумматора двухрядного кода; на фиг. 4 - процесс свертывания матрицы частичных произведений в узле свертки с помощью трехвходовых одноразрядных сумматоров;на фиг. 5 - управляющие сигналы, обеспечивающие функционирование устройства.25Устройство (фиг. 1) содержит дваумножителя 1 и 1 двухрядного кода,сумматоры 2, - 2 двухрядного кода,коммутатор 3, коммутатор 4, сумматорпо модулю два 5, восемь регистров 6, ЗОобъединенных н блоки 7 - 7 регистров. Устройство также содержит входыдвухстрочного кода мнимой 8 и действительной 9 частей первого и второго10 элементов преобразуемого сигнала,входы 11 и 12 действительной и мнимой частей коэффициента устройства,первый 13 и второй 14 управляющиевходы устройства, вход 15 заданиярежима устройства, тактовые входы 4 О1 б - 19 устройства.Умножитель двухрядного кода(фиг, 2) содержит элементы И 20.Сумматор двухрядного кода (фиг.З)содержит слои сумматоров 21, состоящие из блоков 22 сумматоров, объеди-.няющих одноразрядные сумматоры 23одинакового веса. Каждый одноразрядный сумматор 23 имеет прямые шинысумм Я и переносов Р инверсные пинысумм Б и переносов Р.Устройство работает следующим образом.Базовая операция быстрого преобразования Фурье (БПФ) выполняется задва полутакта, При выполнении прямого преобразованя Фурье на второйуправяюций вход 14 устройства года-,ется нулевой сигнал (гри выполнении Обратноо 1 эеОбряяини с",р г .зтот сигнал должен бьть еднич.м), в остальном работа устройства в обоих режимах одинакова,Рассмотрим режим прямого преобразонания Фурье, В течение перного полутакта на входы днухстрочного кода узлов по шинам 8 и 9 поступают двухстрочные коды соответственно мнимой 1 В, и действительной КеВ;частей первого элемента преобразуемого сиг- . нала В, со знаками. На входы 11 и 12 коммутатора поступают однострочные коды действительной и мнимой час тей коэффициента устройства Ы, соответственно и проходят на однострочные входы первого 1 и второго 1 узлов, Узлы 1, и 1 формируют многострочные матрицы частичных произведении 1 В 1 И и К В К И которые по шинам многострочного кода поступают на узлы 2, и 2 соответственноВиц матрицы частичных произведений и процесс преобразования многострочного кода н узлах 2, - 2 изображены на фиг. 4.На второй вход коммутатора 4 поступает нулевой сигнал, а информация на третий узел 2 - с инверсного выхода второго узла 2Одновременно на третий узел 2 погтупает двухстрочный код с перво- - го узла 2,. Полученная четырехстрочная матрица преобразуется н третьем узле 2 в двухстрочный код, что соответствует выполнению операции сложения Ке В К 14 + 1,В,1,И;Результаты свертки с прямого иинверсного выходов третьего узла 2поступают на вторые входы соответственно четвертого 2 и пятого 2 узловз(в сумматоре по модулю два 5 знакке изменяется), на первые входы которых поступает двухстрочный код действительной части второго элемента преобразуемого сигнала Л, .1 ногострочнье коды К Л +К В К Ы ++ т В 1 1. г К В И,- 1 В,1, й, преоб -разуются. н соответствующих узлах 2, н 2 до днухстрочного кода. По тактовым сигналам, поступающим на шины 1 б и 18, полученные результаты записываются соответственно н первый и третий блоки регистров.В течение второго палутакта под :воздействием единичного сигнала на нходе 13 на входы однострочного кода первого 1, и второго 1, узлов посту 1 2) 3 3 1 б) 811т ( Оот 51 Р 1 Г т Б(н 110 )с(.т5 те )1111 а 51 . И и мнимая 1 И части коэффици( из гт 1та устройства. На вход 15 задания рс жима устройства подается един 11 ный сигнал, и на третий узел 2 поступает информация с инверсного выхода второго узла, Двухстрочные кодь) 1 А;+ 1 В, КИ+КВ,1 И и 1 А - 1 В й И + К В 1 И 1 соответл 1 Е е( ) . ственно с четвертого 2, и пятого 2 10 узлов по тактовым си 1 налам, поступающим на шины 17 и 19, записываются во второй и четвертый блоки регистров.Формула изобретенияУстройство для выполнения дискретных ортогональных преобразований, содержащее первый коммутатор, первый и второй инФормационные входы которого являются соответственно входами реальной и меньшей частей коэффициента устройства, управляющий вход первого коммутатора соединен с тактовыми входами первого и второго блоков регистров и является первым тактовым входом устройства, второй так- товый вход которого соединен с тактовым входом третьего и четвертого блоков регистров, а первый вход суммаЗО тора по модулю два является входом задания режима устройства, о т л и - ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены первый и второй умнозители двухрядного кода, первый, второй, третий, четвертый и пятый сумматоры двухрядного кода и второй коммутатор, выход которого подключен к первому входу первого сумматора двух 1)ял 11 оо ед;1 прямс)11 ньГхо/ ктроподключен к второму входу сумматорапо модулю два и первому входу второго сумматора двухрядного кода, выходкоторого подключен к информационнымвходам первого и третьего блоков регистров, инверсный выход первогосумматора двухрядного кода подключенк первому входу третьего сумматорадвухрядного кода, выход второго ичетвертого блоков регистров которогоподключен к информационным входам,прямой и инверсный выходы сумматорапо модулю два подключены к знаковымразрядам первых входов соответственно второго и третьего сумматоровдвухрядного кода, вторые входы которого являются входами соответственно реальной и мнимой частей первогооперанда устройства, входы мнимой иреальной частей второго операндасоединены с первыми входами соответственно первого и второго умножителей двухрядного кода, выходы разрядовкоторых подключены к соответствующимвходам соответственно четвертого ипятого сумматоров двухрядного кода,выход четвертого сумматора двухрядного кода подключен к второму входупервого сумматора двухрядного кода,а прямой и инверсный выходы пятогосумматора двухрядного кода подключены соответственно к первому и второмуинформационным входам второго коммутатора, управляющий вход которогосоединен с управляющим входом первого коммутатора, первый и второй выходы которого подключены к вторымвходам соответственно первого и второго умножителей двухрядного кода.пю л 5 Фее а ееФФ С. Шекмар о Саенко едакто ПодпиСР го комитет и и открыт ушская на Произв Составитель А.Техред О.Сопко з 2772/51 Тираж 671 РИИИПИ Государствен по делам изобрете 113035, Москва, Ж, пго - полиграфичес е, г, Ужгород, ул, Прое