Система для автоматического контроля больших интегральных схем

(61) (21) (22) (46) (72) ,Г.И, (53) (56) У бб (про ГОСУДАРСТВЕННЫЙ КОМИТЕТ ОСС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 6641783659287/24-2405.11.83.15.11.84. Бюл. В 42М.А. Морозов, В.С. Логинов,Корнев и Ю.В. Тимофеев681.3 (088.8)Авторское свидетельство СССР178, кл. С 06 Р 15/46, 1976отип).(54) (57) СИСТЕМА ЛЛЯ АВТОМАТИЧЕСКОГОКОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМпо автсв. В 664178 о т л и ч а ющ а я с я тем, что, с целью повышения коэффициента использования оборудования, в него введены дешифратор,триггер, регистр, два элемента ИЛИ,три элемента И, три группы элементов И, группа регистров, группатриггеров, причем выходы блока памятисоединены с входами соответственношестого элемента И, элементов И первой группы, седьмого элемента И идешифратора, выходы которого соединены с входами первого, второго и седьмого .элементов И, триггера, соответствующих элементов И первой, второйи третьей групп, соответствующихтриггеров группы и первого элемента ИЛИ, выход которого соединен свходами пятого, шестого и восьмогоэлементов И, выходы второго и восьмого элементов И и элементов И третьей группы через второй элемент ИЛИсоединены с входом счетчика адреса,выход которого через элементы Ивторой группы соединен с входамисоответствующих регистров группы,выходы которых соединены с входамисоответствующих элементов И третьейгруппывыходы триггера признакациклов соединены соответственно свходами восьмого элемента И и элементов И второй группы и входамишестого элемента И и элементов Итретьей группы, выходы триггераи триггеров группы соединены свходами первого и второго элементов Ии соответствующих элементов И второйи третьей групп.Изобретение относится к автоматизированным системам контроляи может быть использовано при контроле больших интегральных схем.,По основному авт.св. У 664178 5известна система для автоматическогоконтроля больших интегральных схем(БИС), содержащая регистр конечногоадреса, управляющую вычислительнуюмашину (УВМ), регистр выходной тестовой комбинации, многоканальныйамплитудный дискриминатор, схемусравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератортактовой частоты и элементы И и НЕ-И,причем выходы УВМ соединены соответственно с входами регистра конечногоадреса, счетчика адреса памяти и блока памяти, выход регистра конечногоадреса соединен с первым входом схемы сравнения, выход которой соединенс первыми входами УВМ и элемента И,выходы блока памяти соединены соответственно со входами регистра выходной тестовой комбинации и с первыми входами многоканального амплитудного дискриминатора, контролируемой БИС и элемента НЕ-И, выходкоторого соединен с первым входом З 0счетчика числа повторений тестовыхкомбинаций, выход регистра выходнойтестовой комбинации соединеь совторым входом многоканального амплитудного дискриминатора, третий 35вход которого соединен с выходомконтролируемой БИС, а выход - совторым входом УВМ, выход генераторатактовой частоты соединен со вторымивходами контролируемой БИС и элемента И, выход которого соединенсо вторым входом счетчика числаповторений тестовых комбинаций,выход счетчика числа, повторенийтестовых комбинаций соединен со вторым входом счетчика адреса памяти,выход которого соединен со вторымивходами схемы сравнения и блока памяти, а также счетчик циклов, счетчик признака циклов, триггер признака циклов, регистр восстановленияадреса и четыре дополнительныхэлемента И, причем соответствующиевыходы блока памяти соединены с первым и вторьи входами первого дополкительного элемента И, с первымивходами триггера признака циклов,второго дополнительного элемента И и счетчика признака циклов, выходы которого соединены соответственно с третьим входом первого дополнительного элемента И, со вторыми входами второго дополнительного элемента И и элемента НЕ-И и с первым входом третьего дополнительного элемента И, выход второго дополнительного элемента И соединен с первым входом счетчика циклов, второй вход которого соединен с выходом первого допол" нительного элемента И, а выход - со вторым входом триггера признака цйклов, выходы триггера признака циклов соединены соответственно со вторым входом .третьего дополнительного элемента И и с первым входом четвертогодополнительного элемента И,второй вход которого соединен с выходом ;счетчика адреса памяти, а выход-со входом регистра восстановления адреса, выход которого соединен с третьим входом третьего дополнительного элемента И, выход которого соединен с вторым входом счетчика адреса памяти 1 Д .Недостатком известного устройства является его низкая эффективность, которая не позволяет производить многократное повторение тестовых комбинаций в различных произвольных сочетаниях без полной записи всех сочетаний этих комбинаций в памяти.Целью изобретения является повышение коэффициента использования оборудования.Поставленная цель достигается тем, что в систему для автоматического контроля БИС введены дешифратор, триггер, регистр, два элемента ИЛИ, три элемента И, три группы элементов И, группа регистров, группа триггеров, причем выходы блока памяти соединены с входами соответственно шестого элемента И, элементов И первой группы, седьмого элемента И и дешифратора,.выходы которого соединены с входами первого, второго и седьмого элементов,И,триггера,соответствующих элементов И первой,второй и третьей групп, соответствующих триггеров группы и первого элемен" та ИДИ, выход которого соединен с входами пятого, шестого и восьмого элементов И, выходы второго и восьмого элементов И и элементов И третьей группы через второй элемент ИЛИ соединены с входом счетчика10 20 25 30 35 40 45 50 55 адреса, выход которого через элементы И второй группы соединены с входами соответствующих регистров группы, выходы которых соединены с входами соответствующих элементов И третьей группы, выходы триггера признака циклов соединены соответственно с входами восьмого элемента И и элементо И второй группы и входами шестого элемента И и элементов И третьей группы, выходы триггера и триггеров группы соединены с входами первого и второго элементов И и соответствующих элементов И второй и третьей групп.На чертеже представлена блок-схема системы для автоматического контроля больших интегральных схем.Система содержит УВМ 1, счетчик 2 адреса памяти, блок 3 памяти,регистр 4 конечного адреса, регистр 5 выходных тестовых комбинаций,контролируемая БИС 6, многоканальный амплитудный дискриминатор 7, счетчик 8 числа повторов тестовых комбинаций, элемент НЕ-И 9, триггер 10 признака циклов, триггер 11, регистр 12 восстановления адреса, счетчик 13 признака циклов, регистр 14, генератор 15 тактовой частоты, счетчик 16 циклов, схему 17,сравнения, дешифратор 18, элементы ИЛИ 19 и 20, элементы И 21-28, регистры 29 группы, триггеры 30 группы, элементы И 31 первой группы, элементы И 32 .второй группы, элементы И 33 третьей группы.Система работает следующим образом.В исходном состоянии триггер 10, счетчик 13, счетчик 16 триггеры 30 и триггер 11 устанавливаются в нулевое состояние.и память 3 записывается программа проверки БИС б,.содержащая только набор необходимых тестовых комбинаций с информационным массивом с указанием последовательности .их вывода из памяти, с указанием только из начального адреса без информационного массива, и подключается проверяемая БИС 6.УВМ 1 передает в счетчик 2 начальный адрес тестовых комбинаций, записанных в памяти 3, а в регистр 4 - последний адрес тестовых комбинаций для данного типа БИС. В регистр 5 из памяти 3 поступает выходная тестовая комбинация каждого контролируемого теста исследуемойБИС б; с регистра 5 на дискриминатор 7 задается порог каждого канала. В память 3 из УВМ 1 поступаетимпульс запроса. В каждой ячейке памяти 3 выцелен ряд разряцов, в которых записывается число циклов генератора 15, в течение которых на БИС 6 должна подаваться данная тестовая комбинация входных воздействий. При считывании из ячейки памяти 3 последовательно на входы контролируемой БИС б подаются входные воздействия, а число циклов, в течение которых данные воздействия должны подаваться на контролируемую БИС б,переписывается в обратном коде в счетчик 8 через элемент НЕ-И 9, управляемый счетчиком 13. Если в разряде памяти 3, управляющем счетчиком 13, записан логический ноль, то элемент НЕ-И. 9 открыт для записи числа повторений тестовых комбинаций в счетчик 8. Импульсы генератора 15 через элемент И 24 поступают на счетчик 8, и при его заполнении наращивается на единицу значение счетчика 2, и память 3 опрашивается по следующему адресу. В случае, если в разряде признака циклов памяти 3 появляется логическая единица, в счетчик 13 записывается эта единица одновременно перебрасывается триггер 10, на вход дешифратора 18 поступает информация из памяти 3, обозначающая номер комбинации группы тестов, которая должна циклически повторяться. Тогда на выходе дешифратора 18 сформируется управляющий сигнал, который через элемент ИЛИ 9 поступает на элемент И 25, через который записывается код на счетчик 16, в котором он записан в обратном коде, Сигнал с элемента ИЛИ 19 через элемент И 26 обеспечивает передачу кода адреса выхода из последнего цикла, поступающего из памяти 3 в регистр 14, Управляющий сигнал с дешифратора 18 также поступает на соответствующие элементы И 32 и 33. Через соответствующий элемент И 32 начальный адрес первой комбинации групп тестов поступает в соответствующий регистр 29. Сигнал с соответствующего т риггера ЗЙ не разрешает прохожде 1124331ние сигнала.с соответствующего ре" гистра 29 через элемент И 33 и элемент ИЛИ 20 на счетчик 2, т.е.осуществляется только запись, а считывания нет.,затем по заднему. фронту управляющего сигнала с дешифратора 18 соответствующий триггер 30 переводится в единичное состояние.Система подготовлена для осуществления циклической работы с первой комбинацией групп тестов. Переход.от такта к такту внутри цикла контроля БИС 6 осуществляется как описано, но код номера комбинации равен нулю, при этом окончание цикла ха,рактеризуется уровнем логического нуля в разряде признака цикла,при воздействии которого через элемент И 23 счетчик 16 увеличивает свое состояние на единицу. В момент действия сигнала окончания цикла из памяти 3 в дешифратор поступает код первой комбинации группы тестов, под действием которого на выходе дешифратора формируется управляющий сигнал для разрешения считывания информации от соответствующего регистра 29.Следующий запрос в памяти 3происходит по адресу счетчика 2,т.е. целая группа тестов при этом-подается на БИС 6 иэ тех же ячеекпамяти 3, что и предыдущем цикле,и повторение циклов. работы памяти 3с одной и той же комбинацией(первой) группы теста происходитдо тех пор, пока не происходит переполнение счетчика 16, которыйсбрасывает трт 1 ггер 10 в исходноесостояние, что разрешает переписьинформации с регистра 14 в счетчик 2,При появлении в любом месте программы контроля БИС.в разряде приз-, нака цикла логической единицы и в разрядах кода соответствующего номеру первой комбинации в схеме, осуществляется считывание информации с первого регистра 29 в счетчик 2,и следующий запрос происходит по этому адресу. Для контроля БИС 6 с этой комбинацией, но с другим количествомциклов ее повторов информация околичестве циклов из памяти,3 через 5 открытый элемент И 25 поступаетв счетчик 16.Информация о новом адресе выходаиэ последнего цикла данной комбинации иэ памяти 3 через элемент И 26поступает в регистр 14, при этом работа системы в цикле осуществляетсяаналогично описанному.При выдаче из памяти 3 по очередному адресу кода признака второй, 15 третьей, четвертой комбинаций вработу включаются соответствующиерегистры 29,. триггеры 30, элементы И 31,"33,работа которых осуществляется аналогично описанному.20 Ксли по ходу выполнения программы контроля БИС 6 какая-либо иэкомбинаций больше не понадобится,то вместо нее можно записать новую.Для этого в разряде признака перезаписи новой комбинации необходимозаписать логическую единицу для кодаэтой комбинации, тогда через соот-ветствующий элемент И 31 поступаетсигнал сброса на соответствующий 30 триггер 30, переводя его в состояние нуля, сигнал с инверсного выхода которого разрешает. записатьновую информацию в соответствующийрегистр 29 через элемент И 32 с выхода счетчика 2. Аналогично можнообновить все каналы восстановленияначального адреса, задавая соответ"ствующий код комбинации впрограмме и в разряде признака, перезаписи.40 При совпадении информации в счетчике 2 и регистре 4 схема 17 закрывает элемент И 24, прекращается подача импульсов генератора 15 и контроль БИС 6 заканчивается.45 Изобретение позволяет производитьмногократное повторение тестовыхкомбинаций в различных произвольных сочетаниях беэ полной записивсех сочетаний этих комбинаций вОЗУ, что сокращает время записии ввода. программы в ОЗУ, т.е. по вышает эффективность работы оборудования.112433 Составитель В. ЛогиноТехред А.Бабинец орректор Г. Огар,Тимохи едак аказ 8282/3 одписное Тираж 698осударственного комитета ССам изобретений и открытийква, Ж, Раушская наб., д НИИ по д 13035, М