Запоминающее устройство с контролем

(21) 35548 (22) 22,02 (46) 23.10 (72) Е.Я.Б В.И. Корней (71) Киевс нический и кой Октябр волюции (53) 681;3 (56) 1.Пат кл 235-15.84. Белаловчук и Я. 39А, Г. ЗабураннН,Орлована Ленина поим. 50-летияциалистическ М. де литех- Велий рек сти ьскои 8.66нт США 88,8) В 346513 лик, 1970(прототип). вы СУДАРСТВЕККЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ТОРСНОМУ СВИДЕТЕЛЬСТВ(54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО СКОНТРОЛЕМ, содержащее блок памяти,выходы которого подключены к входампервого регистра, а входы управленияк выходам группы блока управления,первый вьаод которого соединен суправляющим входом первого регистра,второй выход - с управляющим входомвыходного коммутатора, а третий выход и входы первой групйы блока управления являются соответственно первым выходом и входами управления устройства, выходы первой группы первого регистра подключены к входам первой группы блока контроля, а вторыевыходы первого регистра - к входам второй группы блока контроля и выходного коммутатора, входы первой группы которого соединены с выходами группы блока контроля, выходы выходного коммутатора являются информационными выходами устройства, адресные и информационные входы первой группы блока памяти являются соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к.выходам входного коммутатора, входы первой группы которого соединены с выходами блока кодирования, входы которого подключены к информационным входамФ первой группы блока памяти, первый Е и второй выходы блока контроля являются соответственно вторым и тре-. тьим выходами управления, устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него. Я введены дешифратор и второй регистр, причем входы дешифратора соединены с адресными входами блока памяти, а выходы - с входами второй группы блока управления, входы второгорегистра подключены к информационным входам первой группй блока памяти, управляющий вход - к четвертому вриоу блока управления, выход второго регистра - к управляющему входу, а ходы группы - к входам второй груп-входного коммутатора соответственнзанятых программой, так как контрольные разряды соответствуют. отдельнымразрядам адреса. Недостатком устройства является также то, что для задания контрольных разрядов при проверке используется часть разрядов адреса, что делает невозможным проверкуоборудования при небольшом объемепамяти, т.е. малом количестве адресных шин, либо для осуществления такой проверки требуются дополнительные шины и дополнительные приемопередающее оборудование,Целью йзобретения является упрощение устройства.Поставленная цель достигается тем,что в запоминающее устройство с контролем, содержащее блок памяти, выходыкоторого подключены к входам первогорегистра, а входы управления - к выходам группы блока управления, первыйвыход которого соединен с управляющимвходом первого регистра, второй выход - с управляющим входом выходногокоммутатора, а третий выход и входы .группы блока управления являются соответственно первым выходом и входами управления устройства, выходы первой группы первого регистра подключены к входам первой группы блокаконтроля, а вторые выходы первого регистра - к входам второй группыблока контроля и вьиодного коммутатора, входы цервой группы которого соединены с ВыХодами группы блока контроля, выходы выходного коммутатораявляются информационными выходамиустройства, адресные и информационныевходы первой группы блока памяти являются соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к выходам входного комммута, тора, входы первой группы которогосоединены с выходами блока кодирования, входы которого подключены к информационным входам первой группы блока памяти, первый и второй выходыблока контроля являются соответственно вторым и третьим выходами управления устройства, в него введены дешифратор и второй регистр, причем входыдешифратора соединены с адреснымивходами блока памяти, а выходы - свходами второй группы блока управления, входы второго регистра подключены к информационньи входам первойгруппы блока памяти, управляющий 1 1120Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, осуществляющих аппаратно-программныйконтроль запоминающих устройств.Известно- устройство для контроляоборудования памяти, содержащее память, регистры входной, управляющейи выходной информации, узел управления памятью, формирователи контроль-1 Оных разрядов, дополнительные приемники и передатчики для контрольных раз;рядов и узлы контроля входной и выойной ИНФОРмййии 1,Недостатком этого устройства явется невозможность осуществленияпроверки узлов контроля без наличиядополнительных шин интерфейса и дополнительного приемо передающего оборудования для приема и передачи контроль ных разрядов.Наиболее близким по техничеакойсущности к изобретению является устройство для тестовой проверки памяти,содержащее регистр управляющей инфор мации, регистр вхоДных данных, ре гистр чтения данных, регистр выходных данных, узлы контроля входньии выходных данных, узел управленияпамятью, первый и второй узел формиронания-контрольных разрядов, память,входной и выходной коммутаторы. Информационные входы .входного коммутатора, подключенного своим выходом кВторому информационному Входу памятиЗ 5соединены соответственно с выходомпервого узла формирования контрольныхразрядов и третьим выходом регистраУправляЮщей информации, Информапионные входы выходного коммутатора, сое диненного выходом с входом контрольных разрядов выходного регистра данных, соединены соответственно с выходом второго узла формированияконтрольных Разрядв и Выходом контрольных разрядов регистра чтенияданных. Управляющие входы входногои выходного коммутаторов подключенысоответственно к второму и третьемуВыходам узла упраВления памятью50Недостатком известного устройстваявляется необходимость наличия дополнительных.шин интерфейса для передачи контрольньпс разрядов и невоэмакность проверки оборудования без этих 55шин. Кроме того, выбор комбинацииконтрольных разрядов ограничен,областью свободных адресов памяти, не 412 23 11204вход - к четвертому выходу блока управления, выход второго регистра -к управляющему входу, а выходы группы - к входам второй группы входногокоммутатора соответственно.На фиг. 1 представлена схема пред,лагаемогоустройства; на фиг. 2 -схема блока управления.Устройство содержит дешифратор 1,блок 2 управления, второй регистр 3, 10блок 4 кодирования, входной коммута,тор 5, блок 6 памяти, первый регистр 7, блок 8 контроля, выходнойкоммутатор 9; Второй регистр 3 содержит бит 10 управления входным комму=татором 5 и группу бит 11 для запи"си задаваемых контрольных разрядов.Первый регистр 7 содеркит группу 12информационных разрядов и группу 13контрольных разрядов. Устройство 20такде содержит входы 14 управления,адресные входы 15, информационныевходы 16, выходы 17 управления (шина ответа, шина 18 многократнойошибки, шина 1 9 одиночной ошибки) 25и информационные выходы 20,Блок 2 управления (фиг. 2) содержит группу элементов И 21-26, элемент НЕ 27, линию 28 задержки, формирователи 29 и 30 сигналов и эле- зОмент ИЛИ 31., Блок управления работает следующим образом.На вход 14,1. поступает код операции записи, на вход 14.2 - сигналобращения, на вход 14.3 - код операции чтения.При обращении к адресу памяти посигналу обращения, доступающему напервый вход элемента И 21, производится запуск линии 28 задержки. Формирователи 29 и 30 вырабаытвают сигналы синхронизации памяти. При вылов"ненни операции записи элемента И 23,на вход которого поступает код операции записи 14,1, формируется способ записи, поступающий в блок 6памяти, а элемент И 25 вырабатываетстроб занесения данных в регистр 3с шины 16 входных данных. При выполненни операции чтения элемент И 24. формирует строб регистра 7 выходной информации, а элемент И 26 вырабатывает сигнал управления коммутатором 9, переключая его на передачу 55информации с регистра 7 При выполнении операций чтения и записи навыод 17 через элемент ИЛИ 31 с ли 12 4нии 28 задержки выдается сигнал ответа. При обращении к диагностике элемент И 21 блокируется элементом НЕ 27 по сигналу, поступающему от дешифратора 1, и запуск линии задержки не происходит. Элемент И 22 разрешает прн этом работу цепей управления диагностикой. Дешифратор неисправного разряда выполняется, например, на ИМС К 155 ИДЗ.Устройство работает следующим образом.При выполнении операции записи информационные разряды с информационных входов 16 и контрольные разряды, поступающие через входной коммутатор.5 от блока 4 кодирования, записываются в блок 6 памяти по адресу, задаваемому по адресным входам 15,при помощи сигналов синхройизации, которые вырабатывает блок 2 управления. При выполнении операции чтения информационные и контрольные раз. - ярды, считанные из, блока 6 памяти, по стробу, вырабатываемому блоком 2 . управления, заносятся в первый ре.гистр 7. Блок контроля, на первые входы которого поступают.информационные разряды с первого регистра 7, а на вторые входы - контрольные разря-, ды с того же регистра, производит контроль считанной информации. В .слу чае необходимости корректирует ее, и через выходной коммутатор 9 по информационньм выходам выдает ее в процессор, а также уведомляет процессор. о наличии одиночных или многократных ошибок в считанной информации путем выработки сигналов на выходах 19 и 18 управления соответственно.При проверке узлов контроля памяти по адресу второго регистра производит" ся занесение бита 10 управления входньм коммутатором 5 й, кроме того, за-, писываются задаваемые контрольные разряды 11. Затем осуществляется запись информации по какому-либо адресу в память. При этом. вместо. контролЬ- ных РазРядов, выработанных блоком 8 контроля, в память записываются контрольные разряды, которые хранятся во втором регистре 3.Таким образом, можно задать любую комбинацию информационных и контрольных разрядов и записать ее в блок .6памяти. После записи производится чтение информации из блока .6 памяти.11204При этом блок 8 контроля обнаруживает несоответствие между контрольными и информационными разрядами, уведомляет процессор о наличии одиночных или многократных ошибок ипри возмож" 5 ности корректирует считанную информацию с последующей ее выдачей в процессор, После поступления всех этих сигналов процессор делает заключение о правильности работы блока 8 контроО ля фПри проверке блока 4 кодирования . производится запись известной информации в блок 6 памяти. Бит 10 второго регистра при этом сброшен, и в 515 блок 6 памяти записываются контроль. - ные разряды, сформированнйе блоком 4 кодирования. Затем производится чтение информации из блока 6 памяти с последующим контролем и выдачей ин формации в процессор, После этого 12 бпроизводится чтение по адресу диагностики. При этом в процессор через выходной коммутатор 9 будут выданы контрольные разряды, хранящиеся в первом регистре, по тем же информационным выходам. Сравнивая полученныеконтрольные разряды с вычисленными для известной информации,.определяют правильность функционирования блока 4 кодирования.Кроме того, задавая и записывая контрольные разряды в блок 6 памяти с последующим их чтением, можно проверить правильность функционирования той части блока памяти, в которой хранятся контрольные разряды.Таким образом, предлагаемое устройство позволяет произвести полную проверку. узлов контроля, памяти без введения дополнительных информационных выходов устройства,1120412 аказ 7750/40 Тирак 574 ПоВНИИПИ Государственного комитета СССРпо делам иэобретений и открытий.113035,.Москва, Ж, Раушская наб., д. 4/5 дписное ал ППП фПатент", г.Узгород, ул.Проектна Составитель 0 .ИсаевРедактор Т.Кугрышева Техред З.Палий КорректорИ.Роэман