Преобразователь двоичного кода в унитарный код

СОЮЭ СОВЕТСНИХсОцИАлистическихРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯ ОМУ СВИДЕТЕЛЬСТВУ АВТОР рсите ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРгю делдм изовРетений и, открытий(72) М.Я. Эйнгорин и Н, Н.Макаров (71) Горьковский исснеаоватепьский ", физико-технический институт при Горьковском государственном униве те им. Н.И. Лобачевского(56) 1. Авторское свидетепьство СССР И 9 343264, кп. С 06 Р 5/04, 1972.2. Авторское свидетепьство СССР % 263276, кп Я 06 Р 5/04, 1970 (прототип) .(54) (57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УНИТАРНЫЙ КОД, содер.жащий регистр вхоаного чиспа, тактовыйвход которого соединен с тактовымвходом преобраэоватепя, эпемент запретаи блок синхронизации, тактовый вход которого соединен с тактовым входом пре-.обраэоватепя, о т п и ч а ю щ и й с ятем, что, с цепью упрощения преобразоватепя, он содержит допопнитепьный регистр, трютер, сумматор, энемент ИЛИ,первый и второй эпементы И, эпемент2 ИИЛИ, первый и второй прямые входыкоторого соединены соответственно свыходом регистра входного чиспа и информационным вхоаом преобраэоватепя,вход сброса которого соединен с входом 801049897 А 3(59 06 Р 5/041 сброса бпока синхронизации и первыми " входами первого и второго эпементов И, выходы которых соединены с управпяю щими входами регистра вхоаного чиспа и допопнитепьного регистра соответствен;но, вторые входы первого и второгоэпементов И соединены соответственно с выходом эпемента 2 ИИЛИ и выходом суммы сумматора, выход переноса которого соединен с управпяющим входомтриггера, синхровход которого соединен .с первым запрещающим входом эпемента запрета и с тактовым входом допопнитепьного регистра, выход которого сое динен с вторым запрещающим входомэпемента запрета и с первым входом Ф сумматора, второй вхса которого сое,.е динен с выходом эпемента ИЛИ а с жрвым разрешающая входом эпемента запрета, второй разрешающий вход которого С соединен с выходом эпемента 2 ИИЛИ, третий прямой вход и первый инверсный Е вход которого соединены с выходомопросе блока синхронизации и с уцравпэющим выходом преобразоватепя, входприема переноса бпока синхронизации сое ф динен с выходом триггера и первым вхоС дом эпемеита ИЛИ, второй вход которо го соединен с выходом начала цнкпа . 4 бпока синхронизации, выход эпемента аь, запрета явпяется ннформацнонеам выходом преобраэоватепя.ХИзобретение относится к автоматике и вычислительной технике и может иопользоваться в устройствах автоматического контроля и управления, в частности в устройствах линейной интерполяции.Известно устройство дпя преобразования параллельного двоичного кода в число-импульсный код, содержащее регистр, .общий счетчик, элементы И, элементы ИЛИ, блок управления, дополнительный счетчик и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы всех разрядов общего счетчика и элемента ИЛИ соединены с входами первого элемента ИСКЛЮЧАВШЕЕ ИЛИ, а выход сигнала переполнения общего счетчика соединен с входами сброса регистра и блока управления.В данном устройстве. практически отсутствует неравномерность спедования выходных импульсов в цикле работы, по. скольку общий счетчик соаержит л дополнительных разрядов, а ю может быть выбрано сколь угодно большим 1 .Недостаток данного устройства состоит в том, что оно требует больших аппаратурных затрат, так как содержит дополнительный счетчик и схему ИСКЛЮЧАЮЩЕЕ ИЛИ. Кроме того при бопыцом числе разрядов регистра и при большом числе преобразуемых чисел увеличивается число связей и число элементов за счет формирования Й -ка на пов стробирующих сигналов:( И - число разрядов преобразуемого двоичного кода).Наиболее близким к изобретению по технической сущности является преобразователь двоичного кода в унитарный (число-импульсный) код, содержащий регистр входного числа, соединенный выходами с блоками стробирования, вход тактового сигнала, счетчик, элемент И, элементы ИЛИ и блок управления, тактовый вход которого соединен с тактовым входом преобразователя.Б устройстве преобразуемый параппещ ный двоичный код фиксируется во входном регистре а на выходах каждого разряда счетчика формируются серии импупь. сов, взвешенные по двоичному закону, которые поступают на блоки стробирования и через элемент ИЛИ проходят на выход устройства, если в . соответству ющих разрядах регистра записан код "1 2Недостаток известного преобразователя состоит в том что в случае преобра эования многоразрядных чисел устройство также требует большого числа элементов й связей. Для преобразования М -разряд 040897 1ного числа формируется М каналов стро-,бирующнх сигналов, частоты которых пропорциональны весам преобразуемых кодов.Это приводит к увеличению числа связейи числа элементов схемы и, следователь-.но, к увеличению аппаратурных затратпри реализации устройства.Целью изобретения является упрощение преобразователя.16 Поставленная цепь достигается тем,что в преобраэоватепь двоичного кода вунитарный код; содержащий регистр входного числа, тактовый вход которого соединен с тактовым входом преобразователя,15 элемент запрета и блок синхронизации,тактовый вход которого соединен с тактовым входом преобразователя введены дополнительный регистр, триггер, сумматор,элемент ИЛИ, первый и второй элементы2 О И, элемент 2 ИИЛИ, первый и второйпрямые входы которого соединены соответственно с выходом регистра входногочисла и информационным входом цреобраэователя, вход сброса которого соеди 25 нен с входом сброса блока синхронизациии первыми входами первого и второгоэлементов И, выходы которых соединеныс управляющими входами регистра входного числа и дополнительного регистраЗО соответственно, вторые входы первого ивторого элементов И соединены соответственно с выходом элемента 2 И 2 ИЛИи выходом суммы сумматора, выходпереноса которою соединен с управляю-.щим Входом триггера синхровход которого соединен с первым запрещающим входом элемента запрета и с тактовым входом дополнительного регистра, выходкоторого соединен с вторым запрещающим 4 входом элемента запрета и с первымвходом сумматора, второй вход которогосоединен с выходом элемента ИДИ и спервым разрешающими входом элементазапрета, второй разрешающий вход которого соединен с выходом эпемента 2 И 2 ИЛИ, третий прямой вход и"первый инверсный вход которого соединены с выходом опроса блока синхронизации и суправляющим выходом преобразователя,вход приема переноса блока синхронизации соединен с выходом триггера и первым вхоаом элемента ИЛИ, второй входкоторого соединен с выходом начала циклаблока синхронизации, выход элемента55зеатрета является информационным выхо дом преобразователя.Такое выполнение устройства позволяет осуществлять формирование стробирующего сигнала по,одному каналу для пю0 ма тора. 3 . 1 бого многоразрядного чиспа, При этом испопьэуется лишь один элемент И на каждое преобразуемое чиспо, что значитепьно сокращает,чиспо связей и апемее тов в устройстве.На фиг, 1 изображена бпок-схема преобраэоватепя; на фиг. 2 - временная диаграмма его работы.Преобразоватепь содержит источник 1 информации, регистр 2 входного чиспа, допопнитепьный регистр 3; эпемент 2 И 2 ИЛИ 4, эпементы И 5 и 6, эпементзапрета 7, сумматор 8, триггер 9, эпемент ИЛИ 10, бпок 11 синхронизации, выпопненный на депитепе 12 частоты, триггере 13 и эпементе И 14, тактовый вход 15 преобразователя, вход 16 сбро са и информационный выход 17 преобраэоватепя. 04 9897 4 ку информацик на выходе на цпитепьность стробирующего сигнапа.Таким образом, сигнап переноса появпяется на выходе триггера 9 с задерюкой Г, необходимой дпя выпопнения операции суммирования поспедоватепьных кодов. Задержанный сигнал переноса и управпяющий сигнап после объединения на эпементе ИЛИ 10 поступают на вход сумПри достижении кодом в регистре 3 значения 1111 и при очередном его спожении с кодом 1000 формируешься код 0000 и сигнал переноса из старшего разряда, который поспе задержки иа; Т совпадает во времени с управпяющим импупьсом, В момент совпйдения проис ходит запись переноса в триггер 13 стробирующим сигнапом, сформированным. апе ментом И 14. Единичный сигнап с выхсь25 30 35 40 45 50 55 Входной,код поступает через инфор мационный вход 18 преобразоватепяпри наличии разрешающего сигнапа на выходе 19 опроса.Прэобразоватепь работает спедующим образом.При подготовке к работе на вход 16 подается низкий потенциай, при атом в регистры 2 и 3 через эпементы И 5 и 6 записываются нупевые коды, а депитепь 12 частоты устанавпивается в иоходное нупевое состояние. При появпении единичного сигнала на входе 16 разре- шается работа эпементов И 5 и 6, и начинает работать депитепь 12 частоты, выдавая через каждые Й тактовых им. пульсов на входе один управпяющий им пупьс на выходе, где й - число разрядов входного кода. Управпяющие импупьсы поступают через эпемент ИЛИ 10 на вход сумматора 8, на второй вход которого подается поспедоватепьный код с выхода регистра 3. На входах сдвига информации регистров 2 и 3 постоянно присутствуют тактовые импульсы, осуществпяя, бпагс даря обратным связям, циркупяцию ин. формации в,регистрах. Обратная связь регистра 2 замыкается через апемент 2 ИИЛИ 4, а регистра 3 - через .сумматор 8. В каждом цикле, равном по дпитепьности Г, = ЙТ , где Т - период тактового сигнапа, к коду регистра .3 прибавпяется код 100.0, увепичивающий содержимое регистра 3 на единицу.Сигнап переноса с сумматора 8 поступает на 1) -вход триггера 9 и записывается в триггер инверсным тактовым сигнапом, триггер выпопнен по двухтактной схеме, что обеспечивает эадерж:,да триггера 13 производит опрос источни. ка 1 информации. Источник информации по сигнапу опроса синхронно с тактовыми импупьсами, поступающими на вход синхронизации бпока 1, выдае поразрядно Кразрядныйдвоичный код через апемент 2 ИИЛИ 4; разрешенный единичным сигнапом с триггера 13, и через эпемент И 5, разрешенный высоким потенциалом с шины 16, на вход регистра2. Обратная связь при этом. с выхода на вход регистра 3 разрывается инверсией выходного снгнапа триггера 13.Через время, необходимое дпя записи й -разрядного " поспедоватепьного кода, триггер 13 сбрасывается стробирующим сигнапом с выхода эпемента И 14 в ну певое состояние, вновь замыкая обратную/связь с выхода на вход регистра 2.На временной( диаграмме 9 (фиг.2) изображен стробирующий сигнап на выходе эпемента И 14, а на диаграмме 10- состояние триггера 13.С момента начапа записи кода в".регистр 2 начинается интервал преобразоватепя, который постоянен н равен по дпитепьности В течение интервапа Т, происходит преобразование одного кода, В конце интервапа преобразования триггер 13 вновь устанавпивается в единичное состояние, и осуществпяется зацись очередного кода в регистр 2,Таким образом, в устройстве происходит непрерывное преобразование кодбЬ, поступающих от источника информации.897 1049При отсутствии информации на выходебпока 1 устройство работает в копостомрежимеф не формируя Выходных сигнаповаОстанов устройстм производится подачейнупевого потенциапа на вход 16. 3Процесс формиромния стробирукпцвгосигнапа, с помощью которого осуществпяется преобразование кодов в интервацеТ, поясняется временньи 4 и диаграммами (фиг, 2), поясняющими работу устройстм для четырех разрядный кодов.Принцип построений диаграмм дпя йразрадных кодов анапогичен,На диаграмме 1 предст 1 авпен тактовыйсигнай на входе 15. Управпяющий са вал 15(диаграмма 2) формируется депениемчастоты тактового сигнапа на- четыре иимеет дпитепьность равную Г .Выходной сигнап Х; сумматора, гзображенный на диаграмме 3, представпяет: 2 Опоспедоватепьный двоичный код, воз. -растающий,с каждым цикпом на единицу,а выходной сигнап регистра 3 (диаграм- ,ма 4) повторяет сигнап на выходе суммысумматора, задержанный на Т, . Выходной сигнап переноса сумматора (диаграмма 5) формируется при совпадении двухединиц на входах сумматора,.а сигнап навыходе триггера 9 (диаграмма 6) повторяет сигнап с выхода переноса сум- ЗОматора, задержанный на Т. Сигнап надиаграмме 7 формируется обьединениемсигнапов на диаграммах 2 и 6, а сигнапю диаграмме 8 формируется совпадениемво времени сигнапа на диаграмме 7, ш-версии сигнала на диаграмме 4 и киверсии,сигиапа на. диаграмме 1.В преобреэомтепе сигнап, представпенный на диаграмме 8, формируется эпементом запрета 7, который совмещает также функцию стробировання указа иным сигнапом выходного кода регистра 2.Полученный стробируюший сигнал (див-грамма 8) прэдставпяет сумму взвешенных по двоичному закону серий импупьсов, относитепьно равномерно распредепенных по всему интервалу преобразования. Действитепьно, в первых тактах каждого цикпа за время преобразования, равное Гп, содержится 2 "импупьсов,И во вторык тактак 2 импульсов и т.д, При этом импульсы в соответствующих сериях цоявпяются через равные отрезки времени, а в течение каждого цикпа появпяется пишь один импупьс одной из серий, что обеспечивает относитепьно равномерное распопожение импупьсов на интервапе времени Г.При стробировании сигнапом (диаграмма 8) поспедомтепьного двоичного кода, поступающего с регистра 2 через эпемент 4 на эпемент 7 старшими разрядами вперед, формируется унитарный импупьсный код с чисцом импупьсов в интервапе Тп, равном коду в регистре 2.Таким образом, предпагаемое устройство позвопяет осуществпять преобразованне двоичного кода в унитарный код путем испопьзрваню одного эпемента И и одного канапа формиромния стробиру ющего сигнапа дпя пюбого многоразрядного чиспа. В резупьтате значитепьно сокращается число связей и апементов в устрой-; стве, особенно в случае одновременного преобразования бопьшого копнчестм многоразрядных чисеп.