Устройство для умножения

СОЮЗ СОВЕТСНИХСОЦИА ЛИСТ ИЧЕСНИХРЕСПУБЛИН О эав О 06 Р 7 САНИЕ ИЗОБРЕТЕНИ Н АВТОРСНО ВИДЕТЕЛЬСТВ мн 006% 7/52,. 1975свидетельство СССРВО 6 7/49, 1978 3.АвторскоеЖ 860062, кл.(прототип). Я УМН эа знака, вания в регистр я, вхоцы вхоцами лока ана м знаков ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Таганрогский рациотехнический институт им. В. О. Калмыкова(56) 1, Авторское свидетельство СССРМ 881643, кл, 6067152, 1975,2. Авторское свидетельство СССРЖ 850637, кл,(54)(87) 1. УСТРОЙСТВО ДЛ ЖЕНИЯ, содержащее блок анали блок умножения, блок суммиро избыточной системе счисления, результата и регистр множител разрядов которого соецинены с иножителя устройства, входы б пиза знака подключены к вхоца ожителя и множимого устройства, входы множимого устройства соеаинены с первой группой вхоцов блока умножения, вторая группа входов которого соединена с выхоцами разрядов регистра множителя, выхоцы старших разряцов регистра ре эультата соединены с информационными входами блока суммирования в избыточной системе счисления, о т д и ч а в щ ее с я тем, что, с целью повышения быстродействия устройства, в него вне . цен комбинационный сумматор, входы первой группы которого соединены с выходами блока умножения, выходы млад шик разрядов регистра результата повцпэ чены к входам второй группы комбинаци-онного сумматора, выходы разряцов им торого соецинены с вхоаами разряцов регистра результата, а выход переносас входом переноса блока суммирования в избыточной системе счисления, управ ляющий вход которого соецинен с выхо И дом блока анализа знака, а выходы - с выходами устройства.1024906 ка. 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок суммирова. ния в избыточной системе счисления содержит цва сумматора, регистр, элемент ИЛИ, элемент ИСКЛЮЧАЮШЕЕ ИЛИ и преобразователь прямого кода в цопол-. нительный, причем вход переноса сое динен с вхопом переноса первого сумма тора, первые входы разрядов которого соединены с информационными вхоаами блока, управляющий вход которого подключен,к первому входу элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выходы разрядов первого сумматора подключены к входам разрядов регистра, выходы переноса и старшего разряде первого сумматора под" ключены к входам элемента ИЛИ, выход которого соединен с вхоцом перекоса вто" Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных устройств.Известно устройство цля умножения, сопержашее регистры, сумматор, матри цу модулей и блок анализа. Ванное усъ ройство преаназначено аля вычисления произвецений только положительных чисел1 аЮИзвестно устройство цля умножения, сопержащее регистры множимого и множителя, сумматор, матрицу модулей сложения, блок анализа знака, блоки элементов И и блок элементов 2 И-ИЛИ 2,15Недостатком этого устройства являет ся невысокое быстродействие, которое связано с невозможностью получения ре эультата старшими разрядами впередНаиболее бпизким к изобретению яв ляется устройство для умножения, содер жашее регистр Множителя, регистр мно жимого, блок анализа знака, блок элементов И, информационные вхоаы которого соецинены с выходами регистра мно жимого, коммутатор, управляющий вход которого соединен о выходом блока ана лиза знака, многовхоцовой последовательный сумматор в избыточной авоичной системе счисления и цва регистра резуль тата. Выход регистра множителя соединен с управляюшим вхопом блока элемен тов И, вйхоаы которого соединены с инрого сумматора, первые вхоцы разряцоькоторого соецинены с выходами разрядоврегистра, первый вхоп знакового разрядавторого сумматора соеаинен с выходом,стардего разряда регистра, выходы раз.ряцов второго сумматора соединены синформационными входами преобразователя прямого кода в дополнительный, управляюший вхоц которого соединен свыхоцом знакового пазпяда второго сумматора и вторым вхоцом элемента ИСКЛВЧАЮШЕЕ ИЛИ, вторые вхоцы всехразряцов первого и второго сумматоровподключены к нулевой шине блока, выходы преобразователя прямого копа в аополнительный и элемента ИСКЛЮЧА-ЮЩЕЕ ИЛИ являются выхопвмн блоформационными входами коммутатора,первая и вторая группы выхоцов которого соединены соответственно с положительными и отрицательными вхоаамимноговхоцового послеаовательного сумматора в избыточной двоичной системе,счисления, положительный и отрицательныйвыхоцы которого подключены к входаммладших разрядов соответственно первогои второго регистров результата, выхоцыстарших разрядов которых соединены с(В+1)-м положительным и (в+1)-м отрицательным Входами многовходового послецовательного сумматора в избыточнойдвоичной системе счисления (И м числоразряцов множителя) 1 З,Недостатком этого устройства являеься недостаточное быстродействие, таккак за один такт производится умножениетолько оаного разряца аргументов.9еЦелью изобретения,является повышениебыстроцействия устройства.,Пля достижения поставленной цели вустройство для умножения, сопержашееблок анализа знака, блок умножения, блоксуммирования в избыточной системе счисления, регистр результата и регистр множителя,. входы раэряцов которого соецинены с входами множителя устройства,цы блока анализа знака подключены квходам знаков множителя и множимогоустройства, входы множимого устройства1 О соединены с первой группой вхопов блокаумножения, вторая группа входов которогосоепинена с выходами разрядов регистрамножителя, выходы старших разряцов регистра результата соецинены с информа. ционными вхоцами Фока суммированияв избыточной системе счисления, введенкомбинационный сумматор, входы первойгруппы которого соецинены с выходамиблока умножения, выходы:млапших разрядов .регистра результата подключены квходам второй группы комбинационногосумматора, выходы разрядов которого соединены с входами разрядов регистра результата, а выход переноса - свходом15переноса блока суммирования в избыточ-ной системе счисления, управляккцнй входкоторого соединен с выходом блока анализазнака,а выходы -с выходами устройстваПричем блок суммирования в избыточнойсистеме счисления содержит пва сумматора, регистр, элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и преобразовательпрямого коца в цополнительный, причемвход переноса соединен с входом перено 25са первого сумматора, первые вхоаы разряцов которого соецинены с информационными входами блока, управляющий входкоторого поцключен. к первому вхоцу элвмента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы раэ ЗОрядов первого сумматора подключены квхоцам разрядов регистра, выходы переноса и старпего разряца первого сумматора поцключены к вхоцам элемента ИЛИ,выход которого соецинен с вхопом первно З 5са второго сумматора, первые входы разрядов которого. соединены с выходамиразрядов регистра, первый вход знакового разряда второго сумматора соединенс выхопом .старпего разряда регистра,выходы.разряцов второго сумматора соединены с информационными вхоцами преобразователя прямого коаа в дополнительный, управляющий вхоц которого соединенс выхоцом знакового разряда второгосумматора и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые вхоцывсех разрядов первого и второго сумматоров поцключены к нулевой шине блока,выходы преобразователя прямого кода в 5 Одополнительный и элемента ИСКЛЮЧАЮ-ШЕЕ ИЛИ являются выхоцами блока.На фиг. 1 показана структурная схема устройства; на фиг. 2 - структурнаясхема блока суммирования в избыточнойсистеме счисления,Устройство содержит вхоцы 1 множителя, регистр множителя 2, блок умножв ния 3, входы 4 множимого, комбинационный сумматор 5, вхоцы 6 и 7 знаков множимого и множителя, блок 8 анализа знака, блок 9 суммирования в избыточной системе счисления, регистр результата 10, выхопы 11.Блок 9 суммирования в избыточной системе счисления содержит вход перенб са 12, сумматор 13, информационные вхо ды 14, нулевую шину 15, регистр 16 элемент ИЛИ 17, сумматор 18, преоб разователь 19 прямого копа в пополни тельный, элемент ИСКЛЮЧАЮШЕЕ ИЛИ 20 и управляющий вход 21,Вхоаы 1 множителя устройства поцключены к вхоцам регистра множителя 2,выхоцы которого соединены с вхбпамиблока умножения, другие входы которогоподключены к входам 4 множимого авыходы подключены к вхоцам первой группы комбинационного сумматора 5. Входы 6 и 7 знв" множителя и множимогосоецинены с вхоаами блока 8 анализазнака, выход которого соединен с управляющим входом блока 9 суммирования визбыточной системе счисления, у которого вхоц переноса попкпючен к выходупереноса комбинационного сумматора Э,информационные вхоцы совдянены с выходами старших разрядов регистра реэультата 10, а выхоцы соецинены с выходами 11 устройства, Вхоцы регистра результата 10 подключены к выхоцам комбинационного сумматора 5, вторыв входыразрядов которого с (1+1)-го по (й+К) йпоцключены к выхоцам млапших разряаоврегистра результата 10 (й число разрядов множителя, К - число раэряцов множимого),Вход 12 блока 9 суммирования в избыточной системе счисления подключеи квхоцу переноса первого. (К-разрядного)сумматора 18, у которого первые вхоаыразрядов соединены с входами 14 блока 9,вторые входы которых соединены с нулевой шиной 15, выхоцы разрядов сумматора 13 подключены к входам К-разрядногорегистра 16, выход переноса и выхоцстаршего К го разряда сумматора 13 совцкнены с вхоцами элемента ИЛИ 17,выхоц которого соецинен с входом переноса второго сумматора 18, у которогопервые входы К младших разрядов соецянены с выходами регистра 1 6пейый входстаршего (К+1)-го разряца соединен о парвым вхоаомК го разряда, вторые вхоцывсех разряцов соединены с нулевой шиной 15, выходы разрядов сумматоре 18с первого по К-й поаключены к информационным входам преобразователя 19, управляюший вхоц которого соеаинен с выхоаом (К+1)-го разряда сумматора 18 и спервым входом элемента ИСКЛЮЧАЛОШЕЕ ИЛИ 20, вторым вхоцом соединенного с вхоцом 21 блока 9, выхоцы 11блока поаключены к выхоцам преобразователя 19 и элемента ИСКЛЮЧАЮШЕЕ ИЛИ 20,Устройство работает следующим обра-зом,В начале цикла умножения регистр результата 10 сбрасывается в нулевое состояние, в регистр множителя 2 с вхо 15цов 1 устройства заносится значениемножителя параллельным двоичным коцом. Входами 6 и 7 в блок 8 анализазнака подаются значения знаков множителя и множимого. Значение произвеце 20ния знаков множимого,и множителя свыходаблока 8 анализа знака подаетсяна вход 21 блока 9. Вкаждом тактеработы с входов 4 устройства эначе 25ния К разряцов множимого, начиная состардих разряаов, подаются на вхоцы блокаумножения 3, который осуществляет перемножение К разрядов множимого на Иразрядов множителя. Результаты каждоготакта перемножения с выходов блока 3 Зф,умножения поцаются на первые входыразрядов комбинационного сумматора 8,на вторые вхоцы разрядов которогос (К+1)-го по (И+К)-й с выхоцов регисьра результата 10 подаются значения 35млааших разрядов частичного результата, подученного в прецыцушем такте реботы. Значения (И+к) разрядов данногочастичного результата заносятся в регистр результата 10 с выхоаов сумм 40комбинационного сумматора 8 . Значение (и+ К+ 1)го разряаа частичногорезультата с выхоца переноса комбинационного сумматора 8 и значения К реэрядов предыдущего частичного результата с выходов К старших разрядов регистра результата 10 подаются на входы 12и 14 блока 9 суммирования в избыточнойсистеме счисления с основанием =Я . Сумматор 13 суммирует значе ния (И+К+ 1)-го разряда частичного результата, поступаюшего с входа 12 бло ка 9 на вхоа переноса, и Кстарших разрядов прецыдушего частичного результа та, поступающего на первые вхоцы раэ рядов сумматора 13 со вхоаов 14 блока 9. С выходов сумматора 13 эначе ния К млааших разряцов полученной суммы заносятся в регистр 16 и,кроме того, значения К-го и (К+1) го разрядов суммы через элемент ИЛИ 17 подаются на вход переноса сумматора 18., На выхоце элемента ИЛИ 17 имеем зна- " чение переноса.Значениесуммы заносится в регистр 16 в дополнительном.коце.Сумматор 18 суммирует значения сум мы и переноса, при этом знаковый разряд результата формируется стариим К м разрядом суммы. Полученный на выходах сумматора 18 результат в цополнительном коце поступает в преобразователь 19 и преобразуется в прямой коа, Модуль результата подается с выходов преобразователя 19 на выходы 11 устройства, а знак, результата получается на выхоае элемен- та ИСКЛЮЧАЮЩЕЕ ИЛИ 20, на вхоцы которого поааются знак произвецения с входа 21. блоков 9 и знак результата с выхода старшего (К+1)-го разряда сумматора .18, Результат умножения выдается на выходы 11 устройства послецователь ным кодом в избыточной системе счисле ння о основанием 2, старпимн раз рядами вперед. Число тактов работы уст ройства определяется числом разрядов множимого и необхоаимой точностю вы числения.Таким образом, достигается увелнче ние быстродействия устройства в К раэ. При этом блок умножения значительно проще блоков умножения параллельных устройств н макет быть выполнен на осно ве постоянного запоминающего устройства или на основе ВИС.Заказ 4396/45 Тираж 706 П ВНИИПИ Государственного комитета по делам изобретений и открытий 113035,Москва, Ж, Раушская набд.одписноеСССР Филиал ППП Патент", г, Ужгород, ул. Проектна Составитель В. Березкин Редактор Н, Джуган Тирад А.Бабинец КорректорВ. Гири