Матричный накопитель

СОЮЗСОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК цр 6 11 С 17/О ТВ Чекава СО С 5 ро ЕЛЬ, со памяти адресн сторы,. тоГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОПИСАНИЕ Ин двтоеймУ.СВИдЕТВЪС(56) 1. Патент СИА В, 40902кл 307-25, опублик. 1978.2. "1 ЕЕЕ оГ Бо 11 д- Исайе1980, ч,з 1-15, И 3, р. 346тип)(54)(57) МАТРИЧНЫЙ НАКОПИТдержащий матрицу элементовкаждый из которых содержити запоминающий ИНОП-транзипричем затворы адресных тр.,80.101544, А 1 ров соединены с соответствующимиадресными шинами, истоки соединенысо стоками запоминающих транзисто- .ров о т л и ч а ю щ и й с я тем,что, с целью повышения надежностинакопителя, в нем истоки запоминающих транзисторов в каждой строкематрицы попарно объединены и соединены с соответствующей коммутирующей шиной, затворы запоминающихтранзисторов каждого столба матрицысоединены с соответствующей управляющей шиной, стоки адресных транзисторов смежных столбцов матрицыобъединены и соединены с соответствующей разрядной шиной.60 Изобретение относится к электронной и вычислительной технике и предназначено для использования в интегральных полупостоянных запоминающих устройствах АЗУ) в качестве изолированного накопителя запоминающих элементов.Известны накопители, матрицы которых содержат запоминаюцие МНОП- транзисторы с электрически изменяемым пороговым напряжением, позво ляюцие записывать, считывать информацию и сохранять ее при отключенном питании.Известен также накопитель, содержащий и строк и в столбцов, образо ванных запоминающими ячейками, каждая из которых содержит двухэатворный МНОП-транзистор, адресный зат.вор которого подключен к шине выборки столбца, объединяющей адресные затворы всех ячеек столбца. Программируюций затвор расположен над запоминающей областью канала МНОП-транзистора и подключен к шине управления, объединяющей программирующие затворы всех ячеек строки, Истоковые электроды каждых двух смежных транзисторов строки соединены между собой и подключены к соответствующей шине считывания, котО- рая объединяет все истоковые электроды транзисторов в двух смежных ,столбцах. Стоковые. электроды этих. транзисторов соединены последовательно в строке со стоковыми электродами транзисторов других смежных столбцов и подключены к соответствующей разрядной шине, объединяющей все стоковые электроды транзисторов в двух смежных столбцах 1 , .Недостатком данного накопителя 40 является увеличение сопротивления в истоке запоминающего МНОП-транзистора, выполненного в виде диффузионной шйны считывания, в результате чего снижается быстродействие МНОП ППЗУ на основе данного накопителя.Наиболее блнзок к предлагаемому по технической сущности накопитель, который содержит и строк и в столбцов, образованных запоминающими ячейками, каждая иэ которых содержит адресный и запоминающий МНОП- транзисторы, причем затвор адресного транзистора подключен к соответствуюцей адресной шине выборки, исток последовательно соединен со стоком запоминаюцего МНОП-транзис. тора, затвор которого подключен к шине управления. В каждой строке адресная шина выборки объединяет затворы адресных транзисторов, шина управления - затворы запоминаюцих транзисторов. В каждом столбце отдельная разрядная шина объединяе стоковые электроды адресных транэисторов, а отдельная коммутирующая шина - истоковые электроды запоминающих транзисторов 12 .Недостатком известного накопителя является увеличение числа.коммутирующих шин и соответственно количества контактов в каждой запоминающей ячейке, вследствие чегоуменьшается надежность и плотностькомпановки схемы,Цеяь изобретения - повышение надежности накопителя.Поставленная цель достигаетсятем, что в матричном накопителе,содержацем матрицу элементов памяти, каждый из которых содержит адресный и запоминающий МНОП-транзисторы, причем затворы адресныхтранзисторов соединены с соответствуюцими адресными шинами, истокисоединены со стоками запоминающихтранзисторов, истоки запоминающихтранзисторов в каждой строке матрицы попарно объединены и соединеныс соответствуюцей коммутирующейшиной, затворы запоминаюцих транзисторов Каждого столбца Матрицысоединены с.соответствующей управляющей шиной, стоки адресных транзисторов смежных столбцов матрицыобъединены и соединены с соответствующей реэрядной шиной.На чертеже представлен матричный накопитель.Матричный накопнтель содержитМатрицу элементов памяти, каждыйиз Которых содержит адресный 1и запоминающий 2 МНОП-транзисторы,причем затворы адресных транзисторов соединены с соответствующими фадресными шинами 3, истоки соединены со стоками запоминающих транзисторов 2,.истоки запоминающих транзисторов 2 в каждой строке матрицыпопарно объединены и соединены с соответствующей коммутируюцей шиной 4,затворы запоминающих транзисторовкаждого столбца матрицы соединены ссоответствуюцей управляющей шиной 5,стоки адресных транзисторов смежныхстолбцов матрицы объединены и соединены с соответствующей разряднойшиной б. На чертеже показан такжевывод 7 подложки.Данный накопитель работает в четырех режимах: запись информации,общее стирание, избирательное стирание и считывание информации.В режиме записи выборка столбцаосуществляется шинами 5 уйравления,все адресные 3 и разрядные б шинызаземлены. На выбранную шину управления подается напряжение программирования Ч , равное 25 В, а выбранная коммутирующая шина эаземляется,В затворном диэлектрике выбранного запоминающего МНОП-транзисто1015440 Составитель Г, БородинРедактор Л. Пчелинская ТехредЖ.КастелевичКорректор Л. Бокшан Эаказ 3224/49 Тираж 594 " Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ра 2 под действием напряжения программирования Ч Р = 25 В накапливаРРется отрицательный зарядсдвигающий его пороговое напряжение в состояние ф 1 ф, т.е. ц ъ 6 В.В невыбранных запоминающих ячейках столбцов, смежных с выбранным,запись ф 1" исключается заземлениемсоответствующих шин управления.В невыбраннвх ячейках возбужденного столбца запись "1 ф запрещена 10напряжением запрета записи Ч; = 15 Ь,поступающим в каналы МНОП-транзисторов по невыбранным коммутирующимшинам. Таким образом, напряжениезапрета экранирует в затворном дизлектрикеМНОП-транзистора 2 программирующее напряжение Ч = 25 В, поданное на шину 5 управления и обеспечиваетсохранение ранее записанной информации.20В режиме общего стирания шинн управления заэемляются, коммутирующиеи разрядные шины подключаются к высокоомному сопротивлению, а на изолированную подложку накопителя подается напряжение стирания Чрр =25 В, что обеспечивает уменьшениеотрицательного заряда в затворномдиэлектрике всех запоминающих транзисторов до состояния.ф 0", т,е,В режиме избирательного стираниявсе адресные шины и выбранная шина управления заэемляются, коммутирующие и разрядные шины подключа-ются к высокоомному сопротивлению.35Одновременно на изолированнуЮ подложку накопителя подается напряжение стирания, Ч = 25 В. Пс невыбранным шинам управления на затворы соответствующих запоминающих 4 ОМНОП-транзисторов поступает напряжение програмчирования ЧРр 25,0 В, Подача напряжения Ы" на затворы не ,выбранных МНОП-транзйсторов предотвРа . щает стирание информации в невыбранных,столбцах. Таким образом, режим обеспечивает стирание информациИ только в ячейках выбранного столбца, затворы запоминающих транзисторов которого заземлены.В режиме считывания на выбранную шину управления подается напряжение считывания .Ч , которое .выбирается из условияБ Ч 1 (. 0На выбранную адресную шину посту.ф пает отпирающее напряжение "1 ф а все разрядные и невыбранные,адресные шины заземляются. Выбранная коммутирующая шина заряжена до напряжения "1 ф. Если выбранный запоминаю" щий МНОП-транзистор находится в сос-, тоянии низкого порогового напряжения, то прн поступлении на его затвор напряжения считывания ЧБ , происходит разряд емкости выбранной коммутирующей шины через открытые адресный и запоминающий .МНОП-транзисторы до напряжения ф 0". Если выбранный запоминающий МНОП-транзистор находится и состоянии высокого порогового напряжения, то напряжение считывания недостаточно для его отпирания и происходит заряд емкости выбранной коммутирующей шины до напряжения "1 ф. Изменение потенциала на емкости выбранной коммутирующей шины передается на вход усилителя считывания как выходная информация иэ ячейки;Применение ППЗУ с таким накопителем в бдоках программируемой памяти увеличивает надежность и улучш 1 ает быстродействие всего устройства в целоМ.