Динамическое оперативное запоминающее устройство

О П И С А Н И Е ,я 0 з 142ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1) Дополнительное к ав нд-ву -22) Заявлено 13. 10. 81(21) 33 Й 50 ч 1/18-2 тт присоединением заявки С 11 С 11/3 Гооударстоеииый комитет СССР, Бюллетен оо евам изобретений и открытий(7) Заявитель 5 Й) ДИНАМИЧЕСКОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕУСТРОЙСТВО 15 Наиболее близким т шением к предлагаемом мическое оперативное устройство, содержаще са регенерации, выход ключены к. первой груп типлексора, адресов о генерации, причем вто мультиплексора соедин ехническим у является а. запоминающее е счетчик адрекоторого подпе входов мульбращений и рерая группа входо ена с шиной кода 1Изобретение относится к запоминающим устройствам и может бытьприменено в универсальных цифровыхвычислительных машинах в качестве основной оперативной памяти,Известно устройство, содержащееполупроводниковые волоки памяти, счетчик адреса регенерации и обращения,дешифраторы, формирователи записи исчитывания 1 1 1Недостатком этого устройства является невозможность использоватьего в качестве основной оперативнойпамяти цифровых вычислительных машин. 2адреса, а выходы мультиплексора соединены с адресными входами плат динамической памяти, состоящих из за-: поминающих динамических микросхем и логических микросхем обрамления, выходы считываемой информации плат прдключены к шине считываемой информации, дешифратор старших разрядов кода адреса, входы которого подключены к шине двух старших разрядов кода адресов, а выходы соединены со входами выбора запоминающих микросхем плат динамической памяти, схему ИЛИ, входы которой подключены соответственно к входам обращения записи, чтения устройства, регистр режимов, состоящий из триггеров чтения, записи, регене" рации, схему управляющих сигналов, состоящую из вентильных логических элементов, первая группа входов которой подключена к выходам регистра режимов, вторая группа входов соединена с выходами формирователей сигналов, а а выходы схемы управляющих сигналов3 100соединены со входами управления платдинамической памяти, входы записываемой информации которых соединеныс шиной записываемой информации имультивибратор выработки команды регенерации и одновибраторы с подстроенными резистором и конденсаторами,предназначенными для Формированиявременной диаграммы работы плат динамической памяти2 3Недостатком этого устройства являются чаличие одновибраторов с подстроенными Р, С электрорадиоэлементами и то, что обращение на регенерацию Формируется в самом устройствеи при многоблочной организации каждыйблок ОЗУ будет переходить в режим регенерации в произвольные моменты времени независимо от других блоков, засцет чего снижаются надежность ибыстродействие устройства,Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем, цто в динамическое оперативное запоминающее устройство, содержащее блоки памяти, дешифратор адреса, счетчик :блок местного управления, мультиплексор, одни из входов которого соединены со входами дешифратора адреса и является адресными входами устрой" ства, регистр режимов и элемент ИЛИ, первые и вторые входы которых соответственно объединены и являются входом записи и входом чтения устройства причем выходы сцетчика подключены к другим входам мультиплексора, выходы которого соединены с адресными входами блоков памяти, входы выборки которых подключены к выходам дешифратора адреса, управляющие входы которого входы счетчика, управляющие входы мультиплексора и блоков памяти подключены к выходам блока, местного управления, одни из входов которого соединены с выходами регистра режимов, информационные входы и выходы блоков памяти является соответственно информациоными входами и выходами устройства, введены селектор, регистр сдвига, регистр управляющих сигналов и Формирователь сигналов, причем первый вход селектора соединен с первым входом регистра сдвига и является входом синхронизации устройства, а второй вход и выход подключены соответственно к выходу элемента ИЛИ и к третьему входу регистра режимов и второму входу регистра сдвига, выходы которого соединены со входами регистра управляющих сигналов, выходы которого подключены к другим входам блока местного управления, третий вход элемента ИЛИ и четвертый вход регистра режимов объединены и являются входом регенерации устройства, управляющим выходом которого является выход Формирователя сигналов.На Фиг.1 изображена Функциональная схема предложенного устройства; на фиг.2 - Функциональная схема селекторов; на фиг.3 - формировательимпульсов.Устройство содержит фиг,1) счетчик 1, элемент ИЛИ 2, регистр 3 режимов, селектор 4, предназначенный для, выделения тактового сигнала обращения, регистр 5 сдвига, дешифратор6 адреса, регистр 7 управляющих сигналов, блок 8 местного управления,состоящий из элементов И, блоки 9 памяти, Формирователь 10 сигналов, предназначенный для управления регенерацией, и мультиплексор 11.На Фиг.1 обозначены адресный вход 12, вход 13 записи вход 14 чтения, выходы 15 устройства, вход 16 регенерации, вход 17 синхронизации и информационные входы 18 устройства и выход 19 формирователя сигналов.Селектор 1,фиг.2) содержит первый 20 триггер с установочным входом 21, второй 22 триггер и элемент И 23 с выходом 24.Формирователь сигналов содержитфиг.3) генератор 25 сигналов, счетчик 26 и элемент И 27,Каждый блок 9 памяти. имеет органи.зацию 256 К х 72 разряда и содержит72 платы динамической памяти, каждаяиз которых имеет организацаю 64 Кх 4 разряда.Платы динамической памяти выполнены на запоминающих динамическихмикросхемах с организацией 16 Кх разряд.Устройство работает следующим образом.В режиме записи по входу 13Фиг.1) поступает сигнал записи на первый вход элемента ИЛИ 2 и на вход регистра 3, при этом триггер записи в регистре 3 устанавливается в "1" на время цикла записи. Селектор выделяет тактовый сигнал, который поступает на регистр 5, Формирующий сдвинутую6Технико-экономическое преимущество предлагаемого устройства заключается в его более высокой надежностипо сравнению с прототипом.Формула изобретенияДинамическое оперативное запоминающее устройство, содержащее блокипамяти, дешифратор адреса, счетчик,блок местного управления, мультиплексор, одни из входов которого соединены с входами дешифратора адреса и являются адресными входами устройства,регистр режимов и элемент ИЛИ, первыеи вторые входы которых соответственнообъединены и являются входом записи ивходом чтения устройства, причем выходы счетчика подключены к другим входаммультиплексора, выходы которого соединены с адресными входами блоков памяти, входы выборки которых подключенык выходам дешифратора адреса, управляющие входы которого, входы сче. ика,управляющие входы мультиплексора иблоков памяти подключены к выходамблока местного управления, одни извходов которого соединеныс выходамирегистра режимов, информационные входы и выходы блоков памяти являютсясоответственно информационными входами и выходами устройства, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в неговведены селектор, регистр сдвига,регистр управляющих сигналов и Формирователь сигналов, причем первыйвход селектора. соединен с первымвходом регистра сдвига и являетсявходом синхронизации устройства, авторой вход и выход подключены соответственно к выходу элемента ИЛИ ик третьему входу регистра режимов ивторому входу регистра сдвига, выходы которого соединены с входами регистра управляющих сигналов, выходыкоторого подключены к другим входамблока местного управления, третийвход элемента ИЛИ и четвертый входрегистра режимов объединены и являются входом регенерации устройства,управляющим выходом которого является выход формирователя сигналов.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРЬ" 691925, кл. Г 11 С 11/34, 1977.2. Патент СйА У 3790961,кл. 3 ЙО, опублик. 1975 (прототип) 5 10031 Й 2 последовательность синхронизирующих сигналов, Время сдвига этих сигналов задается периодом синхронизации высокочастотного сигнала, поступающего по входу 17. 5Регистр 7 формирует сигналы управления требуемой задержки и длительности. Блок 8 Формирует временную диаграмму работы блоков 9 в режиме записи, По входу 12 поступает код 10 адреса, причем младшие разряды кода адреса четырнадцать разрядов ) поступают на мультиплексор 11 для выбора требуемой ячейки памяти. Для старших разряда кода адреса поступают на дешифратор 6 для выбора требуемых запоминающих микросхем, По входу 18 поступает код записываемой информации,В режиме чтения по входу 14 посту пает сигнал чтения на второй вход элемента ИЛИ 2 и на второй вход регистра 3. Триггер чтения в регистре 3 устанавливается в "1" на время цикла чтения. Работа устройства ана логична работе в режиме записи. Блок 8 формирует временную диаграмму работы блоков 9 памяти в режиме чтения. По выходам 15 считывается информация из блоков 9.30В режиме регенерации по входу 16 поступает сигнал регенерации на третий вход элемента ИЛИ 2 и на вход регистра 3 в ответ на сигнал требования регенерации, поступающего с З 5 выхода 19 формирователя 10. Триггер регенерации в регистре 3 устанавливается в "1" на время цикла регенерации.Адрес регенерации формируется на 40 счетчике 1 и поступает через мультиплексор 11 на блоки 9 памяти.Работа селектора 1 и регистров 5 и 7 аналогична работе в режиме записи, Дешифратор 6 формирует сигналы 45 выбора всех запоминающих микросхем блоком 9 памяти. Блок 8 формирует временную диаграмму работы устройства в режиме регенерации.Введение в устройство селектора 4, 50 регистров 5 и 7 и формирователя 10 сигналов позволило исключить применение подстроечных резисторов и конденсаторов, за счет чего повышаются надежность и быстродействие устройст .ва, а также сокращается время его наладки.1003142 Составитель Т.Зайцевэактор Е.Лушникова Техред М.Коштура ректор М. Шароши акаэ 1575/35 Траж ЯЯ Подпис НИИПИ Государственного комитета СССР по делам изобретений и открытий 035, Москва, Ж, Раущская наб., д.