Многоканальный аналого-цифровой преобразователь

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 9) 03 М 1/12 ЪГ13 ПИСАНИЕ ИЗОБРЕТЕНИАВТОРСКОМУ СВИДЕТЕЛЬСТВУ 11Л ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(71) Новосибирский государственный университет им. Ленинского комсомола (72) Е.В.Кожухова(56) Балакай В,Г. и др. Интегральные схемы АЦП и ЦАП. - М.: Энергия,1978.Гнатек Ю.Р. Справочник по цифроаналоговым и аналого-цифровым преобразователям. - М.:Радио и связь, 1982, с.425, рис.5.93.(57) Изобретение относится к измерительной технике и предназначено для измерений большого числа динамических сигналов. Цель изобретения - уменьшение полного времени преобразования - достигается тем, что в многоканальный аналого-цифровой преобразователь, содержащий цифроаналоговый преобразователь, блок управления и по числу каналов преобразования компараторы, введены устройства выборки-хранения и аналоговые сумматоры, формирователь адреса, блок памяти, два регистра и реверсивный счетчик. 2 з.п. ф-лы, 5 ил,1317658 Е 4 Составитель И.РомановаРедактор Л.Пчелинская Техред Л.Олийнык рректор Тираж 9 НИИПИ Государств по делам изобре 13035, Москва, Ж аз 2435/5 ПодписноСР омитет но тенин и открыти -35, Раушская н оектная,4 Производственно-полиграфическое предприятие, г.ужгород317658 2дах управления УВХ 4,0 - 4.3; Всигнал на входе управления УВХ 7(Фиг.4) и на инверсном выходе триггера 24 (фиг.5); А, и А - сигналы наадресных входах блока 10; Ы/Р. - сигнал на входе "Запись-чтение" блока10; ЕХТК - сигнал на выходе готовности формирователя 9 адреса; ЕСНТ, -сигнал на выходе элемента И 33;10 моменты времени выработки переднегофронта импульса на прямом выходе тактового генератора 25 ( = 0,1,,29);и- моменты стробированиярегистра 11 в циклах соответственно15 грубого и точного преобразования (3 == 0,13); се - момент окончанияполного цикла преобразования; с -величина периода импульсов тактовогогенератора 25; ЕХСТ - сигнал на вхо 20 де установки "1" триггера 23", СР иСР - сигналы соответственно на прямоми инверсном выходах генератора 25;БР - сигнал на первом выходе демультиплексора 28; СРС - сигнал на выходеЪинвертора 40; СР 1. и СМИ - сигналы навходах установки "1" триггеров 46 и47 соответственно; ТС 1, ТС 2, ТСЗ,ТС 4 и ТС 5 - сигналы на прямых выхода триггеров 22,46,47,44 и 45 соотЗО ветственно; ССТ, КСТ, РТ, и КЯ - сигналы на выходах схем 41, 21, 38 и 39соответственно; ЕХТИ - сигнал на выходе инвертора 34; ВА 1 Ж - сигнал на выходе одновибратора 20; ЕСБЪ - сиг 5 нал на выходе элемента И-НЕ 30.(с, ) ц /2 +ц/2 Ыэ)где Ист двоичное содержимое счетчика 12; инверсия двоичногочисла Бст (С;-, ) . ст 1 1Изобретение относится к измерительной технике и предназначено дляизмерений большого числа аналоговыхдинамических сигналов.Цель изобретения - уменьшениеполного времени преобразования устройства путем адаптивного формирова. -ния порядка следования цифровых эквивалентов измеряемых сигналов.На фиг.1 приведена Функциональнаясхема устройства на Фиг.2 - Функциональная схема формирователя адреса,"на фи:г.3 - схема блока управления;на фиг,4 и 5 - временные диаграммы,поясняющие работу устройства и блокауправления соответственно,Устройство содержит Р-разрядныйцифроаналоговый преобразователь 1,аналоговый сумматор 2 с коэффициентом передачи 2и аналоговые сумматоры 3.0-3.Т. с единичными коэффициентами передачи, устройства 4,04.1 выборки-хранения (УВХ), Т,-разрядный регистр 5, 1, аналоговых компараторов 6.0 - 6.Ь, (1, + 1) УВХ 7, блок8 управления, Формирователь 9 адреса, блок 10 памяти емкостью 2 Н -Кразряднь 1 х слов, Р-разрядный регистр11 и реверсивный счетчик 12.Формирователь 9 адреса содержитЕ-входовый приоритетнь 1 й шифратор :.3элементы И 14.0-14,Е, демультиплек -сор 15, элементы ИЛИ 16.0 - 16.1, и Е -разрядные регистры 17 и 18, Блок управления содержит одновибратор 19элементы НЕ 20 и 21, ц в тригге 2224, тактовый генератор 25, счетчик26 импульсов, элемент И-НЕ 27, демультиплексор 28, Э в тригг 29; элементы И-НЕ 30-32 элемент И 33, элемент НЕ 34 элементы И-НЕ 35 и 36,элемент НЕ 37, элементы И 38 и 39,элемент НЕ 40, элементы И-НЕ 41 и 42элемент И 43, Э-триггеры 44-47, элементы ИЛИ 48 и 49,На временных диаграммах показанывеличины:- время одного тактатпреобразования; С ци й т - времяцикла грубого и точного преобразования соответственно; ц , - амплитудныйдиапазон устройства; ц,п - величинаопорного сигнала; цо - ц; - сигналына первых входах аналоговых сумматоров 3.0 - 3.3; ц - ц - сивалына первых входах компараторов 6.06.3; ц - сигнал на вторых входахопкомпараторов 6,0 - 6.3; цц - сигнална входе цифроаналогового преобразователя 1 В, - В э - сигналы на вхоУстройство работает следующим образом.На первый вход аналогового сумма тоРа 2 постУпает опоРный сигнал Цоп,равный (2 Р " ) - 1/2 Ц , и на его второй вход поступает выходной сигнал Цо(С) ЦАЦ 1, Равный Ц,(г. )3М (г;, ) ц /2", а на выходе сум матора 2 образуется разностный сигнал ц оп ( 1), равный Цоп(Г 1) = Г Цол - ц( ) 23 13176Таким образом, в схеме с одним ЦАП обеспечивается формирование двух эталонных сигналов, а именно сигнала П (Т;), являющегося аналоговым эквивалентом прямого двоичного кода Б (г.) счетчика 12 с квантом младшего разряда П /2",и сигнала Ц (с ), являющегося аналоговым эквиалейтом инверсного двоичного кода счетчика 12 с квантом младшего разряда Б /2",сдвинутого на полкванта младшего разряда Б /2 устройства, причем указанный сдвиг позволяет свести методическую погрешность устройства к величинеИ+1+Б /2 . Схема построена так, что 15 выход аналогового сумматора 2 подключен через (Ь + 1)-е УВХ 7 к вторым входам компараторов 6,0 - 6,Ь - 1, а выход ЦАП 1 - к вторым входам аналоговых сумматоров З.О-З.Ь - 1, соединенных первыми входами с источниками измеряемых сигналов Б - Б , а выходами через УВХ 4.0-4.Ь - 1 - с первыми входами компараторов 6.0-6.Ь - 1, выходы которых подключены через ре гистр 5 к входам управления УВХ 4.0 - 4.Ь - 1 и непосредственно - к входам формирователя 9 адреса, соединенного выходами с адресными входами оперативного запоминающего устройства 10, 30 информационные входы которого подключены к выходам младших разрядов Р-разрядного регистра 11, информационные входы которого и входы ЦАП 1 соединены с выходами двоичного Р-разрядно го реверсивного счетчика 12, что позволяет при одном малоразрядном ЦАП 1 произвести, во-первых, параллельное по всем каналам устройства преобразование входных сигналов Б(с) - П(с) 40 методом счета единичных приращений, во-вторых, осуществить это преобразование за два цикла: грубого преобразования с шагом Б/2 измеряемых сигналов Цо - Б(С), а затем 45 преобразования с шагом П /2 остатьков от этого грубого преобразования, что обеспечивает как независимость полного времени преобразования устройства от числа его каналов, так и 50 его малую величину. Таким образом достигается высокая частота квантования входных сигналов по каждому из каналов и, соответственно, способность измерения большого числа ана логовых сигналов с достаточно широким частотным спектром при небольших аппаратурных затратах. Так, на время 58 4С , цикла грубого преобразования эталоннй сигнал Б (с ) = Ц /2цгнБ/2 аналогового сумматора 2 запоминается в УВХ 7 и поступает с его выхода на вторые входы компараторов 6.1-6.Ь, а ступенчато нарастающий в этом цикле от нуля до величины (2 - 1) П /2" сигнал Б( ) поступает на вторые входы аналоговых сумматоров 3.1-3.Ь, на первые входы которых поступают измеряемые сигналы Б,(С) - Б(С), а на их выходах образуются разностные сигналы Б (г; .)=г = По (г) Пц( г) П (" г 1 = 13 (С . ) - П, (С ; ), которые постугпают через находящиеся исходно в режиме слежения УВХ 4.1-4.Ь на первые входы компараторов 6.1-6.Ь и сравниваются с сигналом П (с,). Если на интервале с- с . сигналГ 1 Г -тП(С) стал равным или меньше сигнала Б (г. .), что эквивалентно Бц(г.) -1 ц г - Б /2 , то выходной сигнал компараторов 6.1 изменяет свое нулевое значение на единичное. Этот единичный сигнал заносится в момент Ти 1-й разряд регистра 5 и регистра 18 формирователя 9 адреса, Таким образом, исходно нулевые выходные сигналы 1-го разряда в указанных регистрах становятся единичными. Единичный сигнал Ве(г. ) регистра 5 переводит УВХ 4.1 в режим хранения. В нем запоминается остаток П(й ) от грубого преобразования сигнала (С), равный -Б,/2 " ( Б (С ) = Бр( ) х Б /2" + Б /2" . Единичный сигнал поступает с выхода 1-го разряда регистра 18 через первый вход исходно разрешенного по второму входу единичным сигналом, поступающим с инверсного выхода 1-го разряда регистра 17, элемент И 14.3 на 1-й вход приоритетного шифратора 13, на выходах которого устанавливается двоичный К-разрядный номер наивысшего из входов, на которые подана "1", а сигнал на его выходе расширения устанавливается при этом в единичное состояние. Такой приоритетный шифратор позволяет при малых аппаратурных затратах реализовать приоритетный шифратор с большим числом входов путем простого объединения выходов расширения нескольких приоритетных шифраторов на ПЗУ с малым числом входов через также мало 1317658входовый приоритетный шифратор на ПЗУ. Двоичный номер 1-го канала поступает с выходов приоритетного шифратора 13 на адресные входы блока 10 памяти,по которому в Н-разрядную 5 ячейку последнего записывается цифровой эквивалент Б (С) сигнала Б(г, .), хранящийся в регистре 11 наг 1интервале1 - сТак же едирничный сигнал с выхода расширения и 10 двоичный номер 1-го канала с выходов приоритетного шифратора 13 поступает на информационный и адресный входы демультиплексора 15, в результате чего сигнал на его 1 - м выходе становится единичным и поступает на -й вход регистра 17 через первый вход элемента ИЛИ 16.1. Этот единичный сигнал заносится в 1-й разряд регистра 17 через времяпосле мо мента С . и соответственно единичуЭУ ный сигнал прямого выхода 1.-го разряда регистра 17 поддерживает это его состояние через второй вход элемента 16.1 или до конца цикла грубого преобразования (до установки регистра 17 по входу установки нуля), а нулевой сигнал с его инверсного выхода з. - го разряда маскирует г-й вход приоритетного шифратора 13,что, 30 во-первых, обеспечивает Формирование двоичного номера 3-го канала только в то время, когда в регистре 11 хранится цифровой эквивалент грубого преобразования сигнала Б(Т ) или цифровой эквивалент точного преобразования остатка Б(с) во-вторых, позволяет в случае одновременного появления "1" сразу в нескольких раз - рядах регистра 18 (случай равенства 40 сигналов или остатков от грубого преобразования сразу в нескольких каналах) сформировать последовательность двоичных номеров каналов по их приоритету, что обеспечивает возмож ность хранения промежуточных результатов в блоке памяти, для которого характерен последовательный ввод-вывод данных, и,соответственно, сокращение аппаратурных затрат. Таким об разом, такая схема позволяет за время 2 с цикла грубого преобразованияНсформировать и запомнить в блоке 10 памяти адаптивную последовательность Н-разрядных цифровых эквивалентов измеряемых сигналов Б,(С ,) - Б (с )"1 " ф 1 в зависимости от их значений и приоритета номера канала, а также свести остатки от этого грубого преобразования в каждом канале к величине,не превышающей сигнала Б (сг) = (2Р1) Б /2 + Б /2й запомнить их в УВХ 4.1-4.Ь. В конце цикла грубого преобразования в счетчик 12 заносится двоичное число (2 - 1) с егоРвыходов предустановки и, таким образом, к моменту Т, начала цикла точного преобразования сигнала Бц(г) устанавливается равным Б ( , ) = (2 - 1) П /2", а сигнал сумматора 2 равным Бсп(. ,о) = Б,/2 +", УВХ 7 переводится в режим слежения в последнем такте грубого преобразования и, соответст:венно ступенчато возрастающий в цикле точного преобразования от величины Ц/2до (2 - 1). Б /2 + 0,/2" с шагом 0,/2 сигпнал Г(с ) поступает на вторыевходы компараторов 6.1-6.Ь с выходов УВХ 4.1-4.Ь, что позволяет путем измерения этих остатков П,(г.) -0 Г() от грубого преобразования сигналов 6, (, ) - Б 1 (Т,) определить значения Р младших разрядов их цифровых эквивалентов. Так, если на интерва:е ,.-Ст сигнал Н (С) стал равным йли большим сигнала(с), то выходной сигнал компаратора 6.1 изменяет свое нулевое состояние на единичное. Этот единичный сигнал заносится в моментв 1-йт разряд регистра 18, в соответствии с выходными сигналами которого на выходах приоритетного шифратора 13 устанавливается двоичный номер этого 1-го канала и сигнал на его выходе расширения становится единичным. Дво. ичный номер Т-го канала адресует Н-разрядную ячейку блока 10 памяти с 1-м номером, в которой хранится значение Н старших разрядов цифрового эквивалента сигнала Б(Сг ), а едиг ничный сигнал с выхода приоритетного шифратора 13 поступает в блок 8 управления и разрешает сформировать синхросигнал ЯСНЬ, по которому с выходов приоритетного шифратора 13 считывается двоичный номер этого 1-го канала,вкотором готов И-разрядный результат, а значение Н старших разрядов этого результата считывается с выходов блока 10 памяти и значение Р его младших разрядов - с инверсных выходов регистра 11, хранящего на интервале 1: ; - С г цифровой эквивалент И,;(-;) сигнала 0(С ) и, соответственно, на инверсных выходах - цифровой эквивалент И(С,-))+Таким образом, предлагаемая схема с одним эталонным источником для всех Ь каналов - малоразрядным ЦАП 15 обеспечивает формирование адаптивной последовательности М-разрядных цифровых эквивалентов измеряемых сигналов Б (С . ) - Б(С ) в зависимогости от их значений и йриоритета нон мера канала за суммарное время (2 + + 2 ) с , которое практически не зависит от числа измеряемых сигналов,Так, например, на временных диаграммах фиг.4 и 5 показаны процессы, 15 протекающий в таком 4-канальном 4-разрядном устройстве при измерении входных сигналов По(С) - Бз(С). Как показано на диаграммах фиг4, в исходном состоянии выходные сигналы регистра 20 5 В,(с , ) - В(,. ) равны нулю и поддерживают режим слежения в УВХ 4.1 4.4 так же, как нулевой сигнал В (с )оп ер триггера 24 блока 8 управления поддерживает режим слежения в УВХ 7. В 25 исходном состоянии обнулены регистры 17 и 18 формирователя 9 адреса и, соответственно, все входы приоритетного шифратора 13 размаскированы и на них поступают нулевые сигналы с выходов регистра 18, в соответствии с которыми сигнал ЕХТМ приоритетного шифратора 13 равен нулю. Сигнал М/К на выходе "Запись-чтение" блока 10 памяти равен "1", что соответствует режиму чтения. Двухразрядный счетчик 12 обнулен в исходном состоянии и, соответственно, сигнал Б,(1 ) равен нулю, сигнал Б (с ) равен У/4 Б/32, а разностные сигналы У.,(й,)-40 - 0(Й) равны входным сигналам П (С ) - П(, ). С приходом в мо - ментна вход блока управления 8 запускающего сигнала ЕХСТ начинается процесс преобразования входных 4 сигналов. В цикле грубого преобразования на выходах блока управления вырабатываютсяуправляющие сигналы РЬ, СЯНКА, СКСи СР (фиг.5), поступающие на вход суммирования счетчика 12, вход синхронизации регистра 5, входы синхронизации регистров 11 и 18 и вход синхронизации регистра 17 соответственно, а также сигнал записи на входе Запись-чтение блока 10 памяти в соответстии со значением сигнала ЕХТИ формирователя 9 адреса. Так, в момент С, сигнал В щ И гю ) Устанавливается в "1" и в УВХ 7 запо 58 8минается сигнал П,(,. ), Нулевой код счетчика 12 переписывается в регистр 11, а содержимое счетчика увеличивается на единицу, Так как сигнал Б (С ) ", Б ,(С,., ), то единичный сигнал В(с ) переводит УВХ 4.2 в режим хранения, а в первую ячейку 2-разрядного блока 10 памяти записывается двоичный нуль. В момент сигнал И(с) равен Б,/4, содержимое регистра 11 становится равным двоичной единице, содержимое счетчика 12 - двоичной двойке, а в регистрах 5 и 18 нулевой и третий разряды устанавливаются в единицу, так как По( )П оп(ео) и 1; 3 (г )( 0, (С ). Соответственно двоичный код единицы заносится вначале в третью, а затем в нулевую ячейку ОЗУ 10 по приоритету номера канала на интервале С- Си с -Ссоответственно. В момент Ссигнал Б(й,. ) равен 3 Б,/4, в регистр 11 заносится двоичная тройка, а поскольку на интервале С - СЭ на выходе переноса ), "3" счетчика 12 сформировался импульс переноса СРЬ, то в моментпо сигналу ССГ в счетчик 12 заносится двоичная тройка с его входов предустановки, так как Н = Р = 2, и осуществляется реверс по входам направления счета от суммирования к вычитанию. Поскольку сигнал Б(С) (Б (С ), то во вторую ячейку блока 10 памяти заносится двоичная тройка, а единичным сигналом В(С ) УВХ 4.3 переводится в режим хранения. В момент с УВХ 7 переводится в режим слежения нулевым сигналом В(С ), а на интервале- С после записи последнего результата в блок 10 памяти, т.е. в моментз блок управления вырабатывает сигнал КА 1 Ж установки нуля регистров 17 и 18, что приводит к размаскированию приоритетного шифратора 13 и, соответственно, к разрешению формирования номера любого из четырех каналов устройства в цикле точного преобразования в соответствии с содержимым регистра 18. В цикле точного преобразованияблок управления вырабатывает сиг 1 Фналы МИ, СКС и СР , поступающие на вход вычитания счетчика 12, вход синхронизации регистров 18 и 11 и вход синхронизации регистра 17 соответственно, а также - синхросигналы ЕСНЬ и ЕСИЧ , В соответствии с содержимым счетчика 12 в этом цикле преобразова13 17658 10зра- ционными входами блока памяти, адресные входы которого соединены с соответствующими первыми выходами Фора- мирователя адреса и являются первыми выходами преобразователя, вход уп) равления соединен с вторым выходом зблока управления, а выходы блока пав3мяти и вторь:е выходы первого регчста- ра являются вторыми выходами преоб 10 разователя, выход цифроаналоговогопреобразователя соединен с первымивходами аналоговых сумматоров, вторыевходы аналоговых сумматоров являются ) соответствующими первыми входными15 шинами преобразователя, а выходы соединены с первыми входами соотвтствуюших 1, устройств выборки и хране- Ь 1 Х ния, вторые входы которых соединены ту с соответствующими Выходами второго й регистра первые входь 1 которого соз единены с вьгходами соответствую 1 пих 35 вующими вторыми входами второго ре 9ния сигнал Б (Г. ) ступенчато воЕ ОО 11стает от величины 11 /32 до Й/ч- Б /32) с шагом У /1 б и в моментыв регистр 18 заносятся результты сравнения сигнала 11,(1:,;) ссигналаи 11 ( ), Б;,(,),02(и Ь (С ). Поскольку в момент с,сигнал У (С,. ) ( 11 ,(1 г,), топо сигналу ЕСН 1, с выходов Формировтеля адреса 9 считывается двоичныйномер первого канала, а сам результат - с выходов блока 10 памяти иинверсных выходов регистра 11, ПОскольку в момент С, сигнал С(С ,(Б- (Г, ), то с выходов Формиро. оователя адреса считывается двоичныйномер третьего канала, а результатс выходов блока 10 памяти и инверснвыходов регистра 11 и т.д, К моменза время (2 + 2 ) Г.Г в устро229стве определены значения каждого ичетырех измеряемых сигналов Б (Г )1 Ь (Г. о), 112 Й.) и 11 зй ),а самсустройство установлено в исходное25состояние и, соответственно, готово к новому циклу измерения,Предлагаемое устройство имеет практически независимое от числа ее каналов полное время преобразования,нравное (2 + 2 ) Г , В то Время., каквремя полного преобразования многоканального АЦП порязрадного уравно -вешивания с цифровой коммутацией каналов равно 1, 2 т и 1, (11 - 1) компараторо, пер;ые входы которыхсоединены с выходами соответствующихустройс:в Выборки и хранения, а вторые входы соединены с выходом (1, ++ 1) - го устройства выборки и хране -ния, первый вход которого соединенс выходом (1, + 1)-го аналоговогосумматора, второй вход которого является шиной опорного напряжения,а второй вход (Ь + 1) - го аналогово -го сумматора соединентретьим выходом блока управления, четвертые выходы которого соединены с соответст формула и з обретения 1. Многоканальный аналого в цифровой преобразователь, содержащий цифроаналоговый преобразователь, блок управления, Ь компараторов по числу каналов преобразователя, о т л и - ч а ю щ и й с я тем, что, с целью уменьшения полного времени преобразования, введены (Ь + 1) устройств выборки и хранения и (Ь ь 1) анало - говых сумматоров, Формирователь ад - реса, блок памяти, два регистра, реверсивный счетчик, первые входы которого соединены с соответствующими первыми выходами блока управления, вторые входы подключены к шине логической единицы, первые выходы соединены с первыми входами блока упразления, а вторые выходы - с входами цифроаналогового преобразователя и информационными входами первого регистра, первые выходы которого соединены с соответствующими инфсрмагистра, пятые выходы соединены с соответствующими вторыми входами формирователя адреса третий вхоц которого Объединен с управляющим Входом первого регистра и соединен с шестым выходом блока управления, а второй выход Формирователя адреса соединен с вторым входом слока управления, третий вход которого является вторым входом преобразователя, а седьмой и восьмой вых 9 ды являютсясоответственно третьим и четвертым выходами преобразователя.2. Преобразователь по п,1, о тл и ч а ю 1 ц и Й с я тем, что Фор мирователь адреса выполнен на при - оритетном шифраторе, 1, элементах И, Де".ультх 1 п. ексоре, Ь элементах ИЛИ, дну Ь. разрядньг", реистрах., информационнь 1 е ВхОды перьОГО ре;истраяьляются первыми Входами формироваВходы сиьронь;с.ции 1,е 1 ього второго регистров являются Вторы 1 и входами формирова":я, входы уста 1317658новки в "О являются третьим входомформирователя, а выходы первого регистра соединены с первыми входамисоответствующих элементов И, вторыевходы которых соединены с инверсными выходами второго регистра, а вы -ходы - с соответствующими входамиприоритетного шифратора, выходы которого являются соответственно первым и вторым выходом формирователяи подключены к соответствующим адресным входам и информационному входу демультиплексора соответственно,выходы которого соединены с первымивходами соответствующих элементовИЛИ, вторые входы которых соединеныс соответствующими прямыми выходамивторого регистра, информационные входы которого соединены с выходами соответствующих элементов ИЛИ соответственно.3. Преобразователь по п,1, о тл и ч а ю щ и й с я тем что блок управления выполнен на тактовом генераторе, счетчике импульсов, пяти элементах НЕ, демультиплексоре, семи О-триггерах, восьми элементах И-НЕ, четырех элементах И. двух элементах 1 ПТИ, одновибраторе, выход ко-. торого соединен с К-входами ггрвого и второго Э-триггеров, входом первого элемента НЕ, выход которого соединен с первым входом первого элемента И-НЕ, выход которого соецинен с С-входом третьего Р-триггера, первым входом второго элемента И-НЕ и является восьмым выходом блока, пятыми выходами которого являются выходы одновибратора и тактового генератора, первый выход последнего из которых соединен с входом суммирования счетчика импульсов, вход установки нуля которого соединен с выходом второго элемента И-НЕ, второй вход которого объединен с входом синхро - низации демультиплексора и соединен с прямым выходом четвертого В-триггера, С-вход которого соединен с общей шиной, "-вход объединен с первыми входами третьего и четвертого элементов И-НЕ, первым входом первого элемента И, входом второго элемента НЕ и является вторым входом блока первыми выходами которого являются выходы второго и третьего элементов И, пятого элемента И-НЕ и третьего элемента НЕ, вход последнего из ко - торых объединен с С-входом пятого Э-триггера, Я-входом шестого 0-триг 5 10 15 20 25 30 35 40 45 50 55 гера, подключен к выходу шестого элемента И-НЕ, первый вход которого объединен с Э-входом первого Р-триггера и соединен с прямым выходом пятого Р-триггера, Я-вход которого и Б-вход седьмого О-триггера являются первыми входами блока, четвертыми выходами которого являются выход шестого элемента И-НЕ и четвертого элемента И, первый вход которого объединен с С-входами первого и второго Р-триггеров, вторым входом шестого эгемента И - НЕ, первым входом пятого эле - мента И-НЕ, соединен с выходом четвер- тога элемента НЕ и шестым выходом блока, седьмым выходом которого язв ляется выход первого элемента И-НЕ, второй вход которого объединен с вторыми входами третьего и четвертого элементов И-НЕ и подключен к второму выходу тактового генератора, вход которого объединен с С-входом восьмого Б-триггера и подключен к прямому выходу третьего Р-триггера, 0-вход соединен с общей шиной, а Б-вход является третьим входом блока, третьим выходом которого является инверсный выход восьмого Э-триггера, Р-вход которого соединен с общей шиной, а Б-вход соединен с выходом пятого элемента И-НЕ, второй вход которого объединен с. 0-входом второго П-триггера и соединен с прямым выходом седьмого Б-триггера, Р-вход которого и Э-вход пятсго П-триггера соединены с общей шиной, а С-вход объединен с К-входом шестого Р-триггера и соединен с выходом пятого элемента И-НЕ, прямой выход шестого Р в тригге соединен с первьпя входами второго элемента И и первого элемента ИЛИ и вторым входом первого элемента И-НЕ, а инверсный выход шестого 0-триггера соединен с первыми входами второго элемента ИЛИ и третьего элемента И-НЕ, второй вход которого объединен с вторым входом третьего элемента И-НЕ, первыми входами седьмого и восьмого элемен - тов ИЛИ-НЕ, входом четвертого элемента НЕ и соединен с первым выходом демультипЛексора, второй выход которого через пятый элемент НЕ соединен с третьим входом третьего элемента И-НЕ выход которого соединен с К- входом четвертого В-триггера, прямой выход которого соединен с информационным входом демультиплексора, адресные входы которого соединены с соответствующими выходами счетчика им13 131 пульсов, вторые входы седьмого ивосьмого элементов И-НЕ соединены свыходом второго элемента НЕ, а третьивходы объединены с вторыми входамипервого и второго элементов ИЛИ соответственно и подключены к прямым выходам второго и первого Б-триггеров,а выходы седьмого и восьмого элемен 7658 14тов И-НЕ.соединены с первым и вторым входами одновибратора, выходы первого и второго элементов ИЛИ соединены соответственно с третьими входами четвертого и первого элементов И-НЕ, выход четвертого элемента И-НЕ является вторым выходом блока,