Запоминающее устройство с контролем цепей коррекции ошибок

(22) Заявлено 15. 05. 81 (2) 3286966/18-2 чс присоединением заявки М(51)М. Кл. С 11 С 29/ОО 3 Ьоударотееииый комитет СССР ао делам изобретений и открытий.К.Култыги Варие 7 ) Заявитель АПОИИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕ ЦЕПЕЙ КОРРЕКЦИИ ОШИБОК Изобретение относится к запоминающим устройствам.Известно запоминающее устройствос контролем цепей коррекции ошибок,которое содержит информационный ре-гистр, регистр контрольных разрядов,шифраторы записи и считывания, схемы сравнения, дешифратор, генератор кодов ошибки, блок анализа неисправностей и блок управления ( 1 1.Недостатком этого устройства является его сложность,Наиболее близким техническим решением к изобретение является запоминающее устройство с контролем цепей коррекции ошибок, содержащееинформационный регистр, регистр кон-.трольных разрядов, шифраторы записии считывания, схемы сравйения, ком"мутатор, дешифратор и блок управления, причем выход информационногорегистра соединен с входами коммутатора и шифратора считывания и с од"ним из выходов устройства, вход ко 2торого подключен к входам информационного регистра и. регистра контрольных разрядов, выход последнегоподключен к одному из входов первойсхемы сравненич, другой вход которойсоединен с выходом Шифратора считыва.ния, а выход - с входами дешифрато- "ра и третьей схемы сравнения, входшифратора записи соединен с выходомкоммутатора, а выход - с выходом о устройства и с входом второй схемысравнения, другой вход которой подключен к одному из выходов дешифратора,. а выход - к.второму входутретьей:схемы Сравнения, второй вы-ход дешифратора соединен с выходомустройства и вторым входом коммутатора, управляющий вход котороо подКлючен к первому выходу блока управ.ления, второй выход которого под"ключен к выходу устройства2 .Недостатком этого устройства является то, что оно не позволяетклассифицировать и локализовать ошиб-.тельно друг друга. 3 982 ки в цепях коррекции, что снижает его надежность.Цель изобретения - повышение надежности:устройства.Поставленная цель достигается тем, что в запоминающее устройство с контролем цепей коррекции ошибок,: содержащее информационный регистр, регистр контрольной информации, шифраторы записи и считывания, коммутатор, схемы сравнения, первый дешифратор, накопитель и блок управления, причем выход информационного ре; гистра соединен.с первым входом коммутатора, входом шифратора считывания и первымвходом накопителя, выход которого подключен к входам информационного регистра и регистра кон. трольной информации, выход которого соединен с одним из входов первой схемы сравнения, другой вход которой соединен с выходом шифратора считывания, а выход - с входом первого дешифратора, вход .шифратора записи под-, ключен к выходу коммутатора, а выход - к второму входу накопителя и первому входу второй схемы сравнения,: . второй вход которой подключен к первому выходу первого дешифратора, а выход - к одному из входов третьей схемы сравнения, другой вход которой соединен с выходом первой схемы срав нейия, второй выход первого дешифратора подключен к второму входу коммутатора и является одним из выходов устройства, третьи входы накопителя и коммутатора соединены с одними из выходов блока управления, введены второй дешифратор, элемент ИЛИ и блок контроля на четкость, входы которого подключены к выходам второй схемы сравнения, входы элемента ИЛИ соединены с выходами третьей схемы сравнения, а выходы блока контроля на четность, элемента ИЛИ и третий выход первого дешифратора подклю" чены к одним из входов второго деши" Фратора, другой вход которого соединен с другим выходом блока управления, а выход является другим выхосдом устройства.На чертеже изображейа функцйональная схема предлагаемого устрой" .ства.УЧтройство содержит информацион" ный регистр 1, регистр 2 контрольной информации, коммутатор 3, шифратор 4 записи, шифратор 5 считывания, первую 6, вторую 7 и третью 8 схемы сравнения, первый дешифратор9, блок 10 управления, блок 11 контроля на четность, элемент ИЛИ 12, второй дешифратор 13 и накопитель 14,Первый выход дешифратора 9 представляет собой совокупность шин, соответствующих контрольным разрядам накопителя 14.Блок 11 контроля на четность представляет собой цепочку полусумматоров.Блок 10 управления может быть выполнен в виде линии задержки с соответствующими отводами или в виде распределителя сигналов, так какпредназначен для Формирования выходных сигналов, расположенных во времени определенным образом относиУстройство работает следующим образом.В режиме записи блок 10 разрешает прохождение через коммутатор 3на входы шифратора 4 информационныхщ сигналов, хранимых в регистре 1,Одновременно эти информационные сигналы подается на первый вход накопителя 14,Шифратор записи Формирует контроль. ные разряды, соответствующие определенному корректирующему коду, например коду Хэмминга с исправлением одной ошибки. Контрольные разряды подаются на второй вход накопителя 14. Кроме того, блок 10 Формирует сигнал, обеспечивающий записьв накопитель 14 информационных иконтрольных разрядов,В режиме считывания информационные и контрольные сигналы из накокителя 14 поступают соответственнона регистр 1 и регистр 2, Информационные сигналы с регистра 1 поступают на вход . шифратора 5. При отсутствии ошибок в считанной инфор-мации и правильной работе шифратора5 контрольные сигналы, сформированные шифратором 5, полностью совпадают с сигналами, хранимыми в регистре 2, Соответственно на выходах схефо мы 6 сравнения все сигналы должныбыть равны нулю, и при правильнойработе схемы 6 сравнения и дешифра"тора 9 на третьем выходе последнегодолжен быть сигнал единицы (выбран Я нулевой выход дешифратора 9), Еслиже при считывании произошла ошиб-ка, то на выходах схемы б сравнениясигналы отличны от нуля, т,е. Форми982099 бв четвертой графе - смысловоезначение соответствующих сочетанийзначений сигналов в первых трех гра- ьах О 1 Две ошибкиОшибка в дешифратореДве ошибкиОшибка в дешифратореДве ошибкиОшибок нетОшибка в дешифраторесхеме сравнения 8 1 1 О О О 1 О 1 1 1 О 1 и ла 5руется ненулевой признак. При этомсигнал на третьем выходе дешифратора9 должен быть равен нулю и долженбыть возбужен его выход, соответствующий номеру информационного разряда, в котором произошла ошибка.Сигналы со второго выхода дешифратора 9 подаются на выход устройстваи используются для коррекции ошибки, Кроме того, для проверки пра-вильности,работы цепей коррекции(т,е. правильности Формирования признака, его расшифровки и т.п.) этиже сигналы поступают на вход коммутатора 3. Блок 10 в режиме считывания разрешает прохождение через коммутатор 3 сигналов с выхода дешифратора 9 на вход шифратора М. Выходные сигналы шифратора 4 подаютсяна входы схемы 7 сравнения, на другой вход которой подается сигналыс первого выхода дешифратора 9, соот.ветствующие контрольнь 1 м разрядам,Схема 7 сравнения Формирует сигналы,соответствующие признаку, которыесхемой 8 сравнения сравниваются ссигналами ранее сформированного признака, При правильной работе цепейкоррекции сигналы на обоих входах"схемы 8 сравнения совпадают, и всесигналы на ее .выходе равны нулю. Впротивном случае хотя бы один из выходных сигналов схемы 8 соавнения от.личен от нуля, причем и на выходеэлемента ИЛИ 12 будет сигнал, равный единице,Сигналы признака с выходов схемы 7 сравнения подаются также навходы блока 11, если код признакачетный (т,е. равен нулю или содержит четное число единиц), то выход"ной сигнал блока 11 равен единице,в противном случае выходной сигналблока 11 равен нулю,Таким образом, на входы дешифратора 13 подаются три сигнала, несу"щие информацию о наличии или отсутствии ошибок при считывании и о правильности работы цепей коррекции,Восемь возможных сочетаний значений входных сигналов дешифратора 13и соответствующие смысловые значения приведены в таблице в первойграфе которой приведены значения выходного сигнала блока 11,. во второйграфе - значения выходного игналаэлемента ИЛИ 12, в третьей Графезначения выходного сигнала на нуле-.вой шине первого. выхода дешифратора Одна ошибка (в накопителе,регистре 1 или цепи коррекции) В соответствующий момент времени(когда входные и выходные сигналы дешифратора 13 достигают установившихся значений) блок 10 разрешает прохождение выходных сигналов дешифратора13 на выход .устройства. Информацияна выходе дешифратора 13 позволяетпринять однозначное решение о рабо,тоспособности устройства, например, З" при "выбранных" первой, третьей, пя"той и седьмой шинах первого выходадешифратора 13 устройство может счи.,та.ься работоспособным, в осталь"ных случаях - неработоспособным. ЗЗ Кроме того, информация на выходе дешифратора 13 может быть использована для локализации ошибок, так какдает указания на место неисправностис точностью до одного"двух блоков.46 ,Технико-экономическое преимущество предлагаемого устройства заклю"чается в том, что оно позволяет обнаружить и локализовать неисправ"ности информационных цепей и цепей 4 коррекции, что повышает его надежность по сравнению с прототипом,Форму изобретенияЗапоминающее устройство с контролем цепей коррекции ошибок, содер- жащее информационный регистр,. регистр контрольной информации, шифраторы записи и считывания, коммутатор, схемы сравнения., первый дееиФратор, накопитель, и блок управления, причем выход информационного регйстра соединен с первым входомкоммутатора, входом щифратора считывания и первым входом накопителя,выход которого подключен к входаминформационного регистра и регистраконтрольной информации, выход которого соединен с одним из входов первой схемы сравнения, другой вход которой соединен с выходом шифраторасчитывания, а выход - с входом первогб дешифратора, вход шифраторазаписи подключен. к выходу коммута"тора, а выход - к второму входу накопителя и первому входу второй схемы сравнения, второй вход которойПодключен к первому выходу первогодешифратора, а выход - к одному извходов третьей схемы сравнения, другой вход которой соединен с выходомпервой схемы сравнения, второй выходпервого дешифратора подключен к второму входу коммутатора и являетсяодним из выходов устройства, третьивходы накопителя и коммутатора соединены .с одними из выходов блока 82099 8управления, отлич ающеесятем, что, с целью повышения надежности устройства, в него введены второй дешифратор, элемент ИЛИ и блокконтроля на четность, входы которого подключены к выходам второй схемы сравнения, входы элемента ИЛИсоединены с выходами третьей схемысравнения, а выходы блока контроля16 на четность, элемента ИЛИ и третийвыход первого дешифратора подключе"ны к одним из входов второго дешиг.фратора, другой вход которого соединен с другим выходом блока управ"15 ления, а выход является другим выхо.дом устройства.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРре. У 744737 кл. 6 11 С 29/00, 1978,2. Авторское свидетельство СОСРпо заявке М 3216786/18-24,кл. 6 11 С 29/00, 04,06.81 ( прототип) . ВНИИПИ , Заказ 9723/Тираж 622 Подписно Филиал ППП "Патент",г.ужгород,ул.Проектная,