Устройство для вычисления функций и

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Саюз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет С 06 Г 7/548 Государственный комитет СССР яо делам изобретений и открытийДата опубликования описания 30.11.82 В.Ф.Евдокимов, Ю,А,Плющ, Ю.Т.Кизим, В.В.Мохори В.В.Литвиненко(71) Заявитель Институт электродинамики АН Украинской ССР(54) УСТРОЙСТВО ДЛЯ ВЫЧ 11 СЛЕН 11 Я ФУНКЦИЙ 51 КХ И СО 5 Х 10 Изобретение относится к вычислительной технике и может быть применено при построении специализированных вычислительных устройств.Известно устройство, содержащее два умножителя, выходы которых соединены с входами сумматора, и два блОка памяти 11 ,Функции синуса и косинуса определяются на основе соотношений 51 п 1,х+ах) = 51 пх со 5 ь х+ах со 5 х со 5(х+ах) = со 5 х + а х 51 пхЗначения 51 пх и Со 5 х должны бытьзаписаны как коэффициенты в блокахпамяти . При этом для х, представленного и разрядами, количество хранимыхкоэфФициентов М определяется как202 не 1Недостатком данного устройства является необходимость использованиябольшого объема памяти.Наиболее близким по техническойсущности к предлагаемому являетсяустройство, содержащее регистр аргумента, блоки памяти, два умножителя,сумматор и выходной регистр 2),Недостатком известного устройства является повышенный объем памяти необходимой для хранения значений ФУНКЦИЙ 51 ПХЦель изобретения - сокращение объема используемой памяти.Поставленная цель достигается тем, что в устрой:тво длч вычисления функций 51 пх и со 5 х, содержащее первый и второй умножители, первый сумматор и блок памяти коэффициентов, первый и второй входы первого сумматора соединены с выходами соответственно первого и второго умножнтелей, содержит коммутатор, шифратор, четыре сумматора, блок возведения в квадрат, два регистра, третий и четвертый умножители, выход блока памяти коэффициентов соединен с информационным входом коммутатора, управляющий вход которого соединен с первым выходом шифратора, вход которого соеди-нен с входом аргумента устройства, первый и второй выходы коммутатора соединены с первыми входами соответственно второго и третьего сумматоров, вторые входы которых соединены с вторым выходом шифратора, третий выход которого соединен с первым входом третьего умножителя, второй вход которого соединен с выходом первого регистра, выход третьего умножителя соединен с первыми вхоцами четвертых сумматора и умножителя и через блок возведения в квадрат - с вторым входом четвертого умножителя и первым входом пятого сумматора, второй вход которого соединен с выходом второго регистра, выход четвертого умножителя соединен с вторым входом четвертого сумматора, выходы второго и третьего сумматоров соединены спервыми входами соответст венно первого и второго умножителей, вторые входы которых соединены с выходами соответственно четвертого и пятого сумматоров, выход первого сумматора соединен с вторыми входами второго и третьего сумматоров и выходом устройства.На чертеже представлена блоксхема предлагаемого устройства, 20Устройство для вычисления функций э 1 лх и созх содержит коммутатор 1, сумматоры 2)-25, блок 3 возведения в квадрат, умножители 4)- 44,шиф. ратор 5, вход 6 шифратора, выходы 25 7-9 шифратора, блок 10 памяти коэффициентов, регистры 11 и 12,Шифратор 5 содержит л) преобразователей прямого кода в дополнительной, где л - разрядность представле 30 ния аргумента. Каждый последующий преобразователь, входящий в состав шифратора преобразует (К) разрядов предыдущего преобразователя, где К количество разрядов на выходе преды дущего преобразователя, причем К-й разряд является управляющим для последующего преобразователя. Если значение К-го разряда О, то происходит преобразование кода в дополнительный,40 если 1, то выдается прямой код. Первым выходом шифратора является (л+1)-й разряд аргумента, определяющий режим вычисления (э 1 лх или соэх), второй выход шиФратора - выходы К-х разрядов преобразователей шиф.ратора, третий выход - выход (л)-го преобразователя шифратора.Устройство работает следующим образом.50Пусть необходимо вычислить э 1 л угла 54, На вход б устройства посту. пает вдоичный код 110 110, соответствующий углу 54 . По сигналу шифратора, идущему с его выхода 7, коммутатор посылает поступающие иэ блока 10 памяти константы А = 0,110000 и А 4 = 0,001110 на сумматор 22, а константы А 2 = 0,011110 и А 3 =0,010111 - на сумматор 2). 60В .табл. приведены значения констант, подаваемых из памяти на коммутатор 1, при разрядности аргумента от 0 до 7. 65Э 4 где А.)=э 1 л 64 п 32А=соэ 64 э 1 л 32А =э 1 л 64 сов 32А 4=СОЯ 64 51 л 323 о, оВ общем случае константы выполняются следующим образом.Агде А; и А - константы, определяе(д 1) п)мые для л-разрядного представленияаргумента,В знаковые разряды сумматоров 2)и 22 поступают с шифратора 5 по выходу 8 значения "0" или "1", определяющие зчаки для констант А)-А 4,значение "0" определяет знак "+", "1"знак "-". Значения, определяющие знаки для констант, берутся с старшиХразрядов, получающихся в шифраторе5 кодовых комбинаций.Используя знаки, в сумматоре 2происходит сложение -0,0011104 и+0,011110 и +0,010111.Полученный в сумматоре 2) код0,110101 поступает на первый входумножителя 42, двоичный код 0,100010иэ сумматора 22 поступает на первыйвход умножителя 4.В это же время на блок 3 и первыйвход умножителя 4) с умножителя 44поступает число й, равное 0,011111,которое получается путем умноженияв умножителе 4+ постоянного числа0,000001, поступающего с регистра 12на значение с, поступающее с выхода9 шиФратора 5.Таким образом, с = 100000- с 5.при х= 0 оС = о 5-100000 при х -- 1,где хк - значение старшего разряда.На выходе блока 3 возведения вквадрат получаем двичный код 0,001111,который поступает на второй вход умножителя 4, на выходе которого получаем двоичный код 0,0001111, соответствующий кубу числа .Этот код, умноженный на постоянное для предлагаемого устройствачисло 0,000100 поступает на второйвход сумматора 2 , на первый входкоторого поступает число 6, умноженное на постоянное для предлагаемогоустройства число, равное 0,110010.Полученный с выхода сумматора 2двоичный код 0,010111 поступает навторой вход умножителя 4, где происходит умножение данного двоичногокода на двоичный код 0,110010, поступающий с сумматора 2). В результа 978146те умножения получается двичный код 0,010011, поступающий на первый вход сумматора 2.а второй вход сумматорапоступает двоичный код 0,011110, полученный следующим образом. С выхода бло ка 3 квадрат числа , равный 0,001111 поступает с умножением на йОстоянное для устройства число 0,010010 на первый вход сумматора 24, на второй вход"которого поступа ет число 0,111111, постоянное для ,предлагаемого устройства. Полученный в сумматоре 2 код 0,111011 умножается в умножителе 4на поступивший с сумматора 22 код 0,001110. По лученное в результате умножения число 0,011110 и будет подаваться на второй вход сумматора 2 5, в котором после присвоения шифратором 5 знаков соответствующим слагаемым произойдет сложение, и на выходе получитсязначение 0,110001, соответствующее зЫ двоичного числа 110110.Работу устройства при вычислении соз 54 о рассмотрим также на примере. При вычислении соз 54 по сигналу 25 шифратора 5, идущему с угравляющего выхода 7, коммуматор 1 посылает поступающие из блока 10 памяти константы А = 0,110000 и А 4 = 0,001110 на сумматор 2, а констакты А= 300,011110 и АЗ = 0,010111 на сумматор 2 . Шифратор 5 присваивает. по выходу 8 знаки для констант,поступающих на сумматоры 2 и 2 . В сумматоре 2 происходит сложение 35А = 0,110000 и А,1 = +0,001110, вСумматоре 2 сложение А= +0,011110И А = +0,010111, В дальнейшем идетпроцесс вычисления, аналогичный процессу вычисления синуса. При этом 40шифратор 5 определяет знаки кодовыхкомбинаций, поступающих на сумматор5. Точность полученных результатовзависит от разрядности представленияконстант. 45 Таким образом, путем введения дополнительных блоков и связей в предлагаемое устройство получаем положительный эффект, позволяющий сократить 50 объем используемой памяти в сравнении с известным устройством. Формула изобретенияУстройство для вычисления функцийз 1 пх и созх, содержащее первый и второй умножители, первый сумматор ибЛок памяти коэффициентов, первый ивторой входы первого сумматора соединены с выходами соответственнопервого и второго умножителей, о тл и ч а ю щ е е. с я тем, что, сцелью сокращения объема используемойпамяти, оно содержит коммутатор,шифратор, четыре сумматора, блок возведения в квадрат, два регистра,третий и четвертый умножители, выходблока памяти коэффициентов соединенс информационным входом коммутатора,управляющий вход, которого соединенс первым выходом шифратора, вход которого соединен с входом аргументаустройства, первый и второй выходыкоммутатора соединены с первыми входами соответственно второго и третьего сумматоров, вторые входы которыхсоединены с вторым выходом шифратора,третий выход которого соединен с первым входом третьего умножителя,второй вход которого соединен с выходом первого регистра, выход третьегоумножителя соединен с первыми входами четвертых сумматора и умножителяи через блок возведения в квадратс вторым входом четвертого умножителя и первым входом пятого сумматора,второй вход которого соединен с выходом второго регистра, выход четвертого умножителя соединен с вторымвходом четвертого сумматора, выходывторого и третьего сумматоров соединены с первыми входами соответственно первого и второго умножителей,вторые входы которых соединены с выходами соответственно четвертого ипятого сумматоров, выход первого сумматора соединен с вторыми входамивторого и третьего сумматоров и выходом устройства.Источники информации,принятые во внимание при экспертизе1. Оранский А.М. Аппаратные методы в цифровой вычислительной техникеМинск, 1977, с. 49-50.2. Авторское свидетельство СССРМ 622090, кл, Г 06 Г 7/548, 1977978146 Составитель А. ЗоринТехред С.Мигунова Корректор Н. Король Редактор Ю, Серед 5 Тираж 731 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий3035, Москва, Ж, Раушская наб д. 4/5 каэ 92 Филиал ППП "Патент", г. Ужгород, ул; Проектна