Цифровой коррелятор

) Авторы вэобретен Д. Анисимов и Е ма 1) Заявит ОРРЕЛЯТО вычисли"ачено дляботки эхо-,реляционнои м и опорасштабевсего масого длистньии пара.я междупоступаю-. Изобретение относится тельной технике и преднаэ вэаимнокорреляционной обра сигналов.Измерение взаимной кор функции (ВКФ) между входн ным сигналами в реальном времени требует обработки сива И выборок (определяе тельностью сигнала и точи метрами измерения) за вре двумя соседними выборками щими на вход коррелятора. Известен цифровой коррелятор, содержащий два аналого-цифровых преобразователя, два усредняющих и центрирующих устройства, формирователь задержки, арифметический блок АБ, устройство управления и синхрониза 20 тор. Коррелятор обеспечивает последовательное вычисление ординат ВКФ по приращениям, причем. время, необходи"мое на .вычисление ВКФ, сокращается в Мраза по сравнепоследовательным в д нат 1,1.Данный коррелятор обладает существенными недостатками - увеличивает погрешность вычисления ординат ВКФ и требует быстродействующих блоков памяти.Наиболее близким по технической сущности и схемному решению к предла гаемому является цифровой коррелятор содержащий два блока памяти с произ" вольной выборкой, адресный счетчик, соединенный с адресными входами блоков памяти, тактовое устройство, сов диненное выходами с блоками памяти и адресным счетчиком и АБ, соединенный входами с выходами блоков памяти. При работе коррелятора цифровые выборки входного сигнала последовательно поступают в блок памяти, где хранятся И текущих значений выборок входного. сигнала, в другой блок па90172 3мяти последовательно поступают Мцифровых выборок опорного сигналазапись опорных выборок обычно осуществляется в момент излучения зондирующего сигнала). Вычисление ординаты зВКФ между входным и опорным сигналами осуществляется путем полного опроса памяти обоих блоков памяти,последовательного образования И пар выборомза время между двумя соседними выбор- Оками входного сигнала. Дальнейшее вычисление ВКФ в АБ производится традиционными методами перемножения выборок, составляющих пары, и усреднениярезультатов умножения. Очередная вход ная выборка, поступающая в блок памяти, стирает самую "старую" по времени прихода в блок выборку и цикл вычисления очередной ординаты ВКФ повторяется. Адресный счетчик последова",тельно формирует адреса обращения кИ ячейкам памяти каждого блока памяти. Тактовое устройство обеспечивает,управление операциями во времени, Привычислении ординаты ВКФ используются 2 зравномерно расположенные по длинеинтервала суммирования (длительностьзондирующего сигнала) дискретные значения сигнала. Интервал между даннымивыборками определяется исходя их поло"зосы сигналаи точности вычисления ВКФ,т.е. выбирается степень коррелированности выборок 2Однако в ряде случаев, например,для сигнала с линейной частотой моду-ляцией (ЛЧМ) или гиперболической частотной модуляцией ГЧМстепень корре.лированности между равномерно расположенными выборками будет неодинаковой. Низкочастотные участки сигналабудут представлены выборками, степенькорреляции которых во много раз может превосходить расчетную, выбраннуюисходя из верхней граничной частотысигнала.Известно, что увеличение сте-пени корреляции между выборками только до определенной величины дает выигрыш в точности вычисления, а дальнейшее увеличение корреляции приводитлишь к избыточности, Для сигнала, на 50пример широкополосного сигнала с ГЧМ,у которого низкочастотное заполнениесоставляет 85-903 длительности всегосигнала, избыточность числа выборокможет достигать, больших значений,55Цель изобретения - повышение быстродействия коррелятора при практически неизменной точности вычисления,4Поставленная цель достигается тем, что в цифровой коррелятор, содержащий блок умножения, входы которого подключены соответственно к выходам первого и второго блоков памяти, управляющие входы которых соединены соответственно с первым и вторым выходами блока синхронизации, адресный вход второго блока памяти подключен к выходу адресного счетчика, вход которого соединен с вторым выходом блока синхронизации, выход блока умножения подключен к входу блока усреднения, дополнительно введены два блока элементов И, блок элементов ИЛИ, триггер, второй адресный счетчик, сумматор и блок памяти адресов, вход которого подключен .к выходу первого адресного счетчика, а выход соединен с первым входом сумматора, второй вход которого соединен с первым входом первого блока элементов И и подключен к выходу второго адресного счетчика, вход которого соединен с первым выходом блока синхронизации, выход сумматора под-; ключен к первому входу второго блока элементов И, вторые входы блоков элементов И соединены соответственно с первым и вторым выходами триггера, установочные входы которого подключены соответственно к первому и второму выходам блока синхронизации выходы элементов И соедийены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого подклочен к адресному входу первого блока памяти. Сущность изобретения эаклочается в том, что при вычислении ординаты ВКФ используются выборки с одинаковой степенью корреляции между собой, т,е. интервал между ними определяется не верхней граничной частотой сигнала (максимальная частота заполнения), а частотой, соответствующей данному участку опорного детерминированного сигнала, что позволяет устранить, избыточность количества выборок, участвующих в процессе вычисления ординаты ВКФ, и, как следствие этого, увеличить быстродействие коррелятора. На чертеже изображен цифровой коррелятор.Коррелятор содержит последовательно соединенные блок 1 синхронизации, адресный счетчик 2, блок 3 памяти ад5 940172 6 Цифровой коррелятор, содержащий блок умножения, входы которого подключены соответственно к выходам пер; ресов (БПА), сумматор 4, первый блок 12 памяти. Таким образом, осуществля" 5 элементов И, блок 6 элементов ИЛИ, ется выбор и выборок (из массива ) пе вый блок 7 памяти и блок 8 умноже;, входного сигнала. В следующем циклеРния, триггер 9, прямым выходом под- вычисления очереднои орди аты Ф ключенный через блок 10 элементов 5 адреса опроса ячеек памяти блока 7 И к вторым входам блока 6 элементов изменяются на единицу, т.е. в каждом ИЛИ, инверсным выходом подключенный цикле вычисления ординаты ВКФ к адре- к вторым входам первого блока 5 эле- сам хранящимся в блоке 3 памяти адрементов И, адресный счетчик 1,1, вхо- сов прибавляется в сумматоре 4 поряддом подклоченный с первым установоч- о ковый номер вычисляемой ординаты ВКФ ным входом триггера 9, с управляющим Формируемый адресным счетчиком 11. входом первого блока 7 памяти и сКод адреса, формируемый последним, . вторым выходом блока 1 синхронизации, также поступает через блок 10 элеменвыходы адресного счетчика 11 подклюце" тов И и блок 6 элементов ИЛИ на адресны к вторым входам второго блока 10 1 ные входы блока 7 памяти в момент эаэлементов И и сумматора 4, второй писи входных выборок в данный лок 7 паустановочный вход триггера 9 подклю- мяти.Тригг р 9яти. Т игге 9 по тактовьи импульсам, чен к входу первого счетчика 2 и к поступающим с тактового устройства упуправляющему входу второго блока 12 равляет раб " д у памяти, адресные входы которого подк торого под- го элементов И и блоком 6 элементов ИЛИ, ключены к выходам первого. адресного которые коммутируют коды адресов эасчетчика 2, а выход - к второму вхо- писи (с адресного счетчика 11) и коду блока 8 умножения, выход которого . ды адресов считывания (с сумматора соединен с входом блока 13 усредне)25 В корреляторе в каждом цикле вычис."ния.Цифровой коррелятор работает сле- ления ВКФ количество операций умножедующим образом. ния уменьшается в И/и раэ, УменьшеКаждая выборка входного сигнала ние количества обращений к блокам интервал дискретизации входного сиг- памяти снижает требования по быстронала определяется исходя из верхней зо действию к ним Введение дополнительграницной частоты опорного сигнала, ного блока памяти адресов объемом и записывается в первый блок 7 памяти, компенсируется уменьшением объема где хранится в течение М циклов вы- памяти блока в опорном канале в И/ираз. Тоцность вычисления ординат цисления ординат ВКФ, т.е. всегда впамяти хранится л текущих значений злзначений з ВКФ практически остается неизменной, выборок входного сигнала. локВ б 12 т,е. в процессе вычисления используют.ся выбо ки с равной степенью корреляпамяти записываются и прореженных, ся выборкак правило, неравномерно (в соответ-циРаи практицески обеспечивающие максимальные или заданные тоцностные паствии с законом модуляции) выборокаметры. Устраненные иэ процесса выопорного детерминированного сигнала. 4 е Рцисления выборки с сильной степенью В паузе между входными (непрореженныкорреляции практически не улучшили бы ми) выборками входного сигнала происточностные параметры. К достоинствам хо ит опрос всего объема памяти (ид бпока 12. Адреса яцеек опро- предлагаемого устройства относится выборок) бло . дртот Факт, что корреляционная функса последовательно формируются адрескак ля оп са блока ция по-прежнему вычисляется с шагомдля опросаного процесса. Кроме того, использова. сов . в кото ом записаны адреса и ячение в процессе вычисления неравномерек памяти блока 7,. подлежащих опросуно расположенных выборок устраняет в пер цв пе вом икле - вычислении первой о но Располвозможность появления синхронной поординаты ВКФ. Код адреса ячейки оп- вороса через сумматор 4, блок 5 элемен- мехитов И и блок 6 элементов ИЛИ поступает на адресные входы блока 7 памяФормула изобретения ти. Значение выборки с выхода блока7 памяти поступает в блок умножения8, на второй вход которого синхронно поступает соответствующая ей, выборка опорного сигнала с выхода блока7 9 ч 0 7 вого и второго блоков памяти, управп, ляющие входы которых соединены соответственно с первым и вторым выходами блока синхронизации, адресный вход второго блока памяти подключен к вы", 5 ходу адресного счетчика, вход которого соединен с вторым выходом блока синхронизации, выход блока умножения подключен к входу блока усреднения, о т л и ч а ю щ и й с я тем, что, с 1 о целью повышения быстродействия, в коррелятор дополнительно введены два блока элементов И, блок элементов ИЛИ, триггер, второй адресный счетчик, сумматор и блок памяти адресов, вход 15 которого подключен к выходу первого адресного счетчика, а выход соединен с первым входом сумматора, второй вход которого объединен с первым входом первого блока элементов И и под ключен к выходу второго адресного 2 8счетчика, вход которого соединен спервым выходом блока синхронизации,выход сумматора подключен к первомувходу второго блока элементов И,вторые входы блоков элементов И соединены соответственно с первьм и вторым выходами триггеров, установочныевходы которого подключены соответственно к первому и второму выходамблока синхронизации, выходы элементов И соединены соответственно с первым и вторым входами блока элементовИЛИ выход которого подключен к адресному входу первого блока памяти.Источники информации,принятые во внимание при экспертизе1. Тихонов Э. П. Об одном способепостроения корреляторов.-"Приборы исистемы управления" 1979, Р 32. Патент США 11 3950635,кл. 235-156, опублик. 1976.В. Жовинскийргель ная,род, ул. П Составит Реаактор В, Пилипенко Техрев И Заказ 1669/71 Тираж 73 ВНИИПИ Государственного по делам изобретении филиал ППП "Патент", г. Ужкомитета СССи открытийшская наб,го орректор В. Синицкаяодписное