Резервированное запоминающее устройство

(23) Приоритет -Опубликовано 15,06 1 С 29/00 Гасударственный кемите СССР пе делам изабретеннйи аткрмт Дата опубликования описания 15.06.82 В. Н. Харитонов, В. Я. Мусиенко, Е. Я. Белалов, Н. Н, Журавский, А. Г. Забуранный, Э. В. Рудаков, С. П. Саламатов и А, М; Селигей1 2) Авторы изобретения 1 Киевский ордена Трудового Красного Знамени завой вычислительных и управляющих машин) Заявитель ИНАЮЩЕЕ УСТРОИСТВО 1тносит(54) РЕЗЕРВИРОВАННОЕ ЗАПО Изобретение о ся кмустройствам.Известно резервированное запоминающее устройство, содержащее модули памяти,шины интерфейса, блоки анализа и управления 1.5Недостатком этого устройства являютсябольшие аппаратурные затраты.Наиболее близким по техническому решению к предложенному является резервированное запоминающее устройство, содержащее модули памяти, узел реконфигурации,узел выборки модуля, узел управления цепями реконфигурации, устройство отображения, узел контроля по паритету 2,Недостатком этого устройства являетсято, что логический адрес каждого модуляпамяти жестко связан с логическими адресами предыдущих модулей памяти и влияетна логические адреса последующих модулейпамяти. Это приводит к тому, что при исключении неисправного модуля памяти автоматически меняются логические адресаи последующих модулей памяти, что делаетневозможным использование информациив них. Кроме того, исключенный модульпамяти становится недоступным процессору,2что делает невозможными тестовые проверки этого модуля памяти. Количество резервных модулей памяти в этом устройстве задается с помощью перемычек, а сами резервные модули памяти процессору в нормальном режиме работы недоступны. Это делает невозможным оперативное изменение количества резервных модулей памяти, например, в связи с изменением класса решаемых задач. Кроме того, в этом устройстве сложный интерфейс связи с процессором. Указанные обстоятельства снижают надежность этого устройства.Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем, что в резервированное запоминающее устройство, содержащее блоки памяти, подключенные к блоку выборки информации и блоку управления, и блок диагностики, первые вход и выход которого соединены соответственно с первым выходом и входом блока управления, вторые вход и выход которого соединены соответственно с выходом и первым входом блока выборки информации, а третий вход блока управления является входом устройства, введены коммутатор936035 входных данных, коммутатор адресныхсигналов и накопитель, входы которого подключены к выходам коммутатора входныхданных и коммутатора адресных сигналови третьему выходу блока управления, а выход - к вторым входам блока выборкиинформации и блока диагностики, входыкоммутатора адресных сигналов соединеныс четвертым выходом блока управления,вторым выходом блока диагностики и входом устройства, входы коммутатора входныхданных подключены к пятому выходу блокауправления и входу устройства.На фиг. 1 изображена структурная схемарезервированного запоминающего устройства; на фиг. 2 - функциональная схемаблока выборки информации; на фиг. 3функциональные схемы блока диагностикии блока управления.Устройство содержит блок 1 диагностики,блок 2 управления, блок 3 выборки информации, блоки 4,1 - 4.Я памяти (где Мцелое число), коммутатор 5 адресных сигналов, накопитель 6, состоящий из Х регистров, коммутатор 7 входных данных. Устройство имеет вход 8.Блок 3 выборки информации содержитэлементы И 9, элементы И - НЕ 10 и элемент ИЛИ 11,Блок 2 управления содержит узел 12приоритета, формирователь 13 временныхинтервалов, регистр 14 входных данных,формирователь 15 контрольных разрядов,регистр 16 адреса, регистр 17 выходныхданных, контрольный регистр 18, распределитель 19, узел управления 20, выходнойкоммутатор 21.Блок диагностики 1 содержит дешифратор 22 направлений, управляющий регистр23, регистр 24 сбойного адреса и коммутатор 25.Устройство работает следующим образом.При включении питания блок 2 управления вырабатывает серию управляющих сигналов, по которым в накопитель 6 записывается начальное распределение блоков 4по математическим адресам. Адрес начального распределения и данные начальногораспределения поступают в накопитель 6из блока 2 управления через соответствующие коммутаторы 5 и 7. В результате начального распределения каждому математическому адресу блока 4 ставится в соответствие единственный заранее определенный для данного адреса блок 4, которыйи будет доступен при обращении по заданному математическому адресу, Далее блок 2переводит коммутатор 5 в режим приемастарших разрядов адреса с входа 8 устройства, а накопитель 6 - в режим считыванияинформации, после чего устройство ожидаетзапроса на использование.При обращении к устройству процессор(не показан) выставляет на входе 8 адрес,данные (при операции записи), код опера 5 1 О 15 20 25 30 35 40 45 50 55 4ции и сигнал запроса на обращение. Старшие разряды адреса поступают в блок 2 и через коммутатор 5 - в накопитель 6, При этом по этому адресу происходйт считывание слова из накопителя 6, которое поступает в блок 3. Если хотя бы в одном разряде считанного слова имеется единичная информация и соответствующий блок 4 имеется в наличии, то блок 3 вырабатывает сигнал, подтверждающий доступность адресуемого объема памяти, который поступает в блок 2. Получив этот сигнал, а также сигнал запроса на обращение от процессора, при условии, что поступивший от процессора адрес не входит в зону адресов блока 1 диагностики, блок 2 управления выдает в блок 3 потенциал выборки. По этому потенциалу блок 3 выдает потенциалы выборки тем блокам 4, которым в считанном из накопителя 6 слове соответствуют единицы.После этого блок 2 осуществляет обращение к блокам 4 в соОтветствии с заданным алгоритмом. Все необходимые адресные, етробовые и другие сигналы поступают ко всем блокам 4 из блока 2.В том случае, если блок 2 не получит от блока 3 сигнал подтверждения доступности адресуемого объема памяти, устройство уведомляет процессор о неправильной адресации путем, например, задержки сигнала окончания операции обращения либо другим способом, что вызывает в процессоре прерывание по соответствующему признаку.Если при обращении к устройству схемами контроля, находящимися. в блоке 2, будет обнаружена ошибка, блок 2 выдает в блок 1 диагностики строб, по которому в блоке 1 диагностики фиксируется состояние устройства в момент ббнаружения ошибки. Блок 2 уведомляет процессор об ошибке либо выдачей контрольного бита, либо иным способом. Процессор при этом может начать выполнять программу обработки прерывания по ошибке.Записывая предварительно в управляющий регистр 23 блока 1 диагностики признак обращения к какому-либо из остальных регистров блока 1 диагностики, процессор затем читает состояние соответствующего регистра. Таким же образом, записывая предварительно в управляющий регистр 23 блока 1 диагностики признак обращения к накопителю 6 и адрес конкретного слова, процессор может прочитать содержимое всего накопителя 6. Определив по старшим разрядам адреса, записанного в регистрах блока 1 диагностики, математический адрес блока 4, при обращении к которому была обнаружена ошибка, и имея распределение блоков 4 по математическим адресам, процессор определяет физический неисправный модуль 4, а затем производит программным способом реконфигурацию памяти устройства.Реконфигурация памяти устройства производится путем изменения содержимого936035 накопителя 6. При этом в управляющий в регистр 23 блока 1 диагностики предвари- в тельно записывается признак обращения у к накопителю 6 и адрес ячейки, содержимое с которой нужно изменить. Затем производит- в ся запись в накопитель 6 информации, ко а торая поступает с входа 8 через коммута- в тор 7, с формула изобретения Предложенное устройство позволяет сократить потери информации при перераспределении памяти, упростить внешниЙ интерфейс памяти, оперативно изменять количество резервных блоков памяти, ускорять тестовые проверки памяти, производить тестовые проверки неисправных блоков памяти под любыми логическими адресами. Кроме того, предложенное устройство обеспечивает контроль и сохранность информации при перераспределении памяти. Резервированное запоминающее устройство, содержащее блоки памяти, подключенные к блоку выборки информации и блоку управления, и блок диагностики, первые 6ход и выход которого соединены соответстенно с первыми выходом и входом блокаправления, вторые вход и выход которогооединены соответственно с выходом и перым входом блока выборки информации,третий вход блока управления являетсяходом устройства, отличающееся тем, чтоцелью повышения надежности устройства,оно содержит коммутатор входных данных,коммутатор адресных сигналов и накопитель,входы которого подключены к выходам ком 1 О мутатора входных данных и коммутатОраадресных сигналов и третьему выходу блокауправления, а выход - к вторым входамблока выборки информации и блока диагностики, входы коммутатора адресных сигналов соединены с четвертым выходом блокауправления, вторым выходом блока диагностики и входом устройства, входы коммутатора входных данных подключены к пятому выходу блока управления и входу устройства.20 Источники информации,принятые во внимание при экспертизе1. Патент США4150428, кл. 364-200,опублик, 1979.2. Патент США3803560, кл. 340-172,5,опублик. 1974 (прототип).25936035 ДгЗ едактор,Л. Веселовскааказ 4222/56ВНИИПпо113035, Мфилиал ППП Составитель В. Руд я Техред А. Бойкас Тираж 622 И Государственного комит делам изобретений и от осква, Ж - 35, Раушская Патентз, г. Ужгород, у