Цифровой фазометр

Союз СоветскихСоциалистическихРеспубпик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пе 932423(23) Приоритет(51)м, Кл. 6 01 В 25/00 3 Ъеударстееекый комитет СССР де делам езееретеккй и еткрыткй(54) ЦИФРОВОЙ ФАЗОМЕТР Изобретение относится к измерению электрических величин, в частности к измерению сдвига фаз между двумя периодическими сигналами и мбжет быть использовано для измерения фазовых сдвигов в пределах, значиотельно больших 360Известен цифровой фазометр, содержащий преобразователь фаза-временной интервал, выход которого. соединен с одним входом совпадения, другой вход - с выходом генератора счетных импульсов, а выход - со счет. ным входом счетчика.1.1Данное устройство обладает низкой точностью при измерении углов, превышающих 360Известно устройство для счета циклов в дискретной электронной фазометрии, содержащее счетчик долей фазового цикла, реверсивный счетчик целых циклов, блок управления, вентили записи, электронный блок определения перехода границы Фазового цик. ла и его знака, выполненный на двухэлементах совпадения и триггера. памяти, входы которого через вентили.записи соединены с потенциальнымивыходами старшего разряда счетчика долей фазового цикла, при этомвходы одного из элеиентов совпадениясоединены с нулевыии выходами двухстарших разрядов счетчика и единицныи выходом триггера памяти, входыдругого элемента совпадения соединены с единичными выходами двухстарших разрядов счетчика долей фазового цикла и нулевым выходом триггера памяти, а выходы схем совпадения - с входами реверсивного счетчика целых циклов 1,2 1.Известное устройство имеет высокую точность при изменении фазовогосдвига в пределах, превышающих 360",Однако, если разность двух последовательных значений сдвига фаэ превышает 90 , то возникает аномальнаяошибка измерения, заключающаясяв неправильном подсчете числа целыхциклов сдвига фаэ, в результате чего резко снижается точность измерения,Цель изобретения - повышение .точности измерений.3Поставленная цель достигается тем, что в цифровом Фазометре, содер" жащем счетчик долей фазового цикла, выходами соединенный с блоком определения перехода границы фазового 16 цикла и его знака, выходы которого соединены с реверсивным счетчиком целых циклов, и вентиль записи, блок определения перехода границы Фазового циклэ и его знака содержит и-раз- И рядный параллельный регистр памяти, и+1-разрядный параллельный сумматор, выход и-го разряда которого соединен с первым входом его и+1-разряда, а второй вход подключен к шине логической единицы, первые входы и младших разрядов соединены с соответствующими п входами и-раэрядного регистра памяти, вторые . - с его соответствующими и инверсными выходами, а реверсивный счетчик целых циклов выполнен в виде в-разрядного параллельного сумматора и в-разрядного параллельного регистра памяти, в входов которого соединены с выходамиЗф в-разрядного сумматора, а в выходов с его первыми в входами соответствующих разрядов, кроме того, второй вход младшего разряда в-разрядного сумматора подключен к шине логической единицы, а вторые входы старших Зф разрядов объединены, причем тактовый вход и-разрядного параллельного регистра памяти блока определения перехода границы Фазового цикла и его знака подключен к шине тактовых им 4 ф пульсов и к одному из входов вентиля записи, выход которого соединен с . тактовым входом в-разрядного параллельного регистра памяти, при этом другой вход вентиля записи соединен с выходом и+1-го разряда и+1-разрядного параллельного сумматора. На чертеже представлена функциональная схема предлагаемого устройства,Цифровой фазометр состоит из счетчика 1 долей фазового цикла, блока 2 определения перехода границы фазового цикла и его знака, с реверсив-ного счетчика 3 целых циклов, вентиля 4 записи, шины 5 тактовых импульсов. Блок 2 определения перехода границы фазового цикла и его знака содержит и-разрядный параллельный регистр 6 памяти, и+1-разрядный параллельный сумматор 7, выход и-го разряда которого соединен с первым входом его и+1-го разряда, а второй вход подключен к шине 8 логической единицы, первые входы и младших разрядов соединены с соответствующими и входами и-разрядного регистра 6 памяти, вторые с его соответствующими и инверснцми выходами, Реверсивный счетчик 3 целых циклов выполнен в виде в-разрядного параллельного сумматора 9 и в-разрядного параллельного регистра 10 памяти, в входов которого соединены с в выходами в-разрядного сумматора 9, а в выходов - с его первыми в входами соответствующих разрядов. Второй вход младшего разряда в-разрядного сумматора 9 подключен к шине 11 логической единицы, а вторые входы старших разрядов объединены. и входов и-разрядного параллельного регистра 6 памяти бло. ка 2 определения перехода границы фазового цикла и его знака соединены с соответствующими и выходами счетчика 1 долей Фазового цикла, инверсный выход старшего разряда с объединенными входами старших раэ. рядов в-разрядного параллельного сумматора 9, а тактовый вход подключен к шине 5 тактовых импульсов к одному из входов вентиля 4 записи, выход которого соединен с тактовым входом в-разрядного параллельного регистра 10 памяти, при этом другой вход вентиля 4 записи соединен с выходом и+1-го разряда и+1-го разрядного параллельного сумматора 7.Устройство работает следующим образом.Счетчик 1 долей фазового цикла измеряет и преобразует дробную часть величины сдвига фаз (цикл равныйО360 принят за единицу) в параллельный двоичный арифметический п-разрядный код. Иасштаб преобразования выбран так, чтобы при изменении сдви га Фаз от 0 до 360 значение входного кода изменялось от 0 до 2Результат измерения дробной части последнего Фазового сдвига с выходов счетчика 1 долей фазового цикла поступает на один из и входов младших разрядов и+1-го разрядного сумматора 7, на другие и входов этих р;.тэиядов с и инверсных выходов и-разрядного регистра б памяти поступает инверсный код дробной части предыдущего значения фазового сдвига. В и+1-м разряде и+1-го разрядного сум матора 7 производится сложение по модулю два значений и-го разряда, переноса и-го разряда и+1 разрядного сумматора .7 и единицы. В результате сложения на выходе и+1 разряда О и+1-разрядного сумматора 7 либо возникает уровень логической единицы и открывается вентиль 4 записи, либо уровень логического нуля и вентиль 4 записи закрывается. 5Первый случай соответствует разности дробных частей двух послед-, них значений Фазовых сдвигов большей 180 , при этом фиксируется переход в соседний цикл фазового сдви га. Тактовый импульс с шины 5 проходит через вентиль 4 записи, поступает на тактовый вход е-разрядного регистра 10 памяти и записывает в виде параллельного двоичного арифметичес кого кода число целых циклов последнего значения сдвига Фаз.Если предыдущее значение дробной части сдвига Фаз, записанное в и-раз рядном регистре 6 памяти меньше ЗО 180 , знак перехода фазового цикла отрицательный значение числа целых циклов уменьшается на единицу, При этом с инверсного выхода. старшего разряда и-разрядного регистра 6 памяти на объединенные входы и 1-разрядного сумматора 9 поступает уровень логической единицы, щ-разрядный сумматор 9 производит сложение двоичного кода числа целых циклов Иредыду е щего сдвига фаз, записанного в в-разрядном регистре 10 памяти с кодом, состоящим иэ одних единиц. Например, пусть число целых циклов предыдущего сдвига фаз равно 12, тогда число целых циклов последнего значения сдвига фаз 12-1=11 определяется:110011111011Если дробная часть предыдущего значения сдвига Фаэ больше 180знак перехода - положительный, число целых циклов увеличивается на единицу. На объединенные входы я-раэ 55 рядного сумматора 9 поступает уровень логического нуля, а на вход младшего разряда - уровень логической единицы с шины 11 погической единицы. При этом щ-разрядный сумматор 9 производит сложение двоичного кода числа целых циклов предыдущего сдвига фаэ с кодом, имеющим единицу е младшем разряде и нули в остальных. Например, операция 12+1=.13 определяется:110000011101Второй случай соответствует разности дробных частей двух последних значений Фазовых сдвигов меньшейО180 , при этом фиксируется отсутствие перехода в соседний цикл, вентиль 4 записи закрывается и в щ-разрядном регистре 10 памяти остается записанным двоичный код значения числа целых циклов предыдущего фазового сдвига. Причем как в случае записи в е-разрядный регистр 10 памяти, так и при отсутствии ее с ши. ны 5 тактовых импульсов на тактовый ,вход и-разрядного регистра 6 памятипоступает тактовый импульс и записывает значение дробной части последнего сдвига Фаз, которое поступает . на его и входов с и выходов счетчика 1 долей фазового цикла.При таком выполнении блока определения перехода границы Фазового цикла и его знака и реверсивного счетчика целых циклов производится сравнение всех разрядов двоичных кодов значений дробных частей двух последних Фазовых сдвигов, Следовательно, даже если их разность близ ка к 180 , производится правильное определение числа целых циклов сдвига Фаз Указанное значение разности фазовых сдвигов практически не возникает даже при минимальном отношении сигнал/шум в усилительных каналах цифрового Фазометра. Таким образом, снижается вероятность возникновения аномальной ошибки, что приводит к повышению точности измере ния сдвига фаз,Формула изобретенияЦифровой фазометр, содержащий счетчик долей фазового цикла, выходами соединенный с блоком определения перехода границы фазового цикла и его знака, выходы которого соединены с реверсивным счетчиком целых циклов, и вентиль записи, о т л и ч а ю щ и й с я тем, что, с целью повышения точности измере ния, блок определения перехода границы фазовоГО цикла и ВГО знака сОдержит и-разрядный параллельный реГистр памяти и и+1-ОазряДныЙ параллель ныи сумма Гор, Вьход и ГО разряда которого соединен с первымВхоДом еГО и+1 ГО разряда, а Втсрой Вход подключен к шине логической едиыицы, первые входы и младшихразрядов соединень) с соответствую 3 И)ли и Входами п=разрядного регистра памяти) вторые - с его соответствуюцими и-инверсными Выходами, аре)3 срсивнь)Й счетчик цель)х циклОВвыполнен В Виде и)-разрядного паралленьнОГО сумматора и и)-разрядногопараллепьнОГО регистра памят)1,5 п Входов которого Соединены с )иВыходамиразряднОГО сумматора,а П) ВЬ)ХОДОВ С ЕГО ПЕ)ВЫМИ Г 1) ВХОДами соответств 3 ецих разрядов )ромеТОГО, ят 0)ОЙ ВХОД мпадшеГО Г)азрядд)п-разрядного сумматора подключен к шине логической единицы, а Вторые входы старших разрядов объединены, причем тактовый вход и-разрядного Б параллельного регистра памяти блокаопределения перехода границы фазового цикла и его знака подключен к шине тактовых импульсов и одному из входов вентиля записи, выход которо О го соединен с тактовым входоМ и)-разрядного параллельного регистра памяти, при этом другой вход вентиля записи соединен с выходом и+1-го разряда и+1-разрядного параллельно го сумматора. Источники информации,принятые во внимание при экспертизе 1, Смирнов П.Т. Цифровые фазомет" 2 О ры, Л., "Знергля", 1973, с. 33 2. Авторское свидетельство СССР27 Й 221, кл. 6 01 В 25/00, 23,03.68,Е, Рошко Редакто ипен ПОДПИСНО з дП лиаг; ППП П 53)ент, Г. У)н) ород, ул,3/) 6 БНИИПИ Государст ПО де 5)ам изобр101 1 Г) ИоскВа,оставитель Н. Агееваехред Т,Иаточка Корректо 1 и)аж 19ого комитетаий и ОткрытиЙ Раушская на