Устройство защиты от ошибок внешней памяти

119 ц 9 (11) Об Р 11/12 3 Ш Я ОЬ11/00 Е ИЗОБРЕТЕНСВЩфЕТЕЛЬСТЗУ ОПИСАН ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧЯРЫТИЙ 21) 3299323/18-24(22) 10,06,81С 46) 15.05.83. Бюл. В 18172) А.П.Типикин, В.В.Петров.Н.Б.Горшков, Ь.П.Токарь, А.Г.Бабании; А,Г.Пейьков и В.В.Гвоздев71) Курский политехнический институти Институт проблем моделирования вэнергетике АН украинской ССР53) 681.3(088.8)56) 1. Блох Э,Л., Зяблов В.В. Обобщенные каскадще коды. И., "Связью,1976., с.107-120, рис;3.41, 3.43,3.46-3.49.,2. Кенни Георге и др. Память наоптическом диске, Заменяющая ЗУ на25 магнитных лентах. РЕЕВ ЗресМот,1979. 16, 9 2. с,35, рис3, Питерсон У., Уэлдон Э. Коды. исправляющие" оШибки, М фяирф 1976с.251-256, 315.-320 (прототип).154) 57) .УС.РРОЙСТВО ЗАЩИТЫ ОТ ОШИБОКВНВИНЕЙ ВИНТИ, содержащее последовательно. соединенные тремя группамн свяЭей приемный сдвиговый регистр, блоккодеров, первый блок элементов ии блок вычисления синдромов, а такжевычислитель ошибок, выходйой сумматорпо модулю два, первый и второй блокибуферной памяти, выходы которых соединены соответственно .с первым и вторым входами выходного сумматора помодулю два, выход которого являетсявыходом устройства три группы входоввторого блока буферной памяти соединены с тремя группами выходов приеМного сдвигового регистра, вход которогоявляется входом устройства 1 о т л ич а ю щ е е с я тем что, с целью упрощения устройства при перемежениисимволов кода Рида-Соломона вычислитель ошибок содержит блок суыааторов.,первый, взорой й третий блоки перемножения, первый и второй блоки возне"дения в квадрат, блок нахождения обратного элемента, первый, второй итретий сумматоры, первый, второй третий и четвертый элементы ИЛИ-НЕ, первый, второй и третий элементы И. элемент ИЛИ, творой и третий блоки элементов И, причем первая группа входов вычислителя ошибок. соединена с первыми группами входов блока сумматоров и первого блока перемножения, группа выходов которого соединена с первой группой. входов первого сумматора, вто- рая группа входов вычислителя ошибок соединена с второй, третьей и четвертои группами входов блока сумматоров, с группой входов первого блока возведения в квадрат и с группой входов второго блока элементов И, третья группа входов вычислителя ошибок 1 соединена с пятой и шестой группамивходов блока сумматоров и с второй группой входов первого блока перемножения,;четвертая",группа входов вычислителя ошибок соединена с седьмой н восьмой группами входов блока сумматоров, группа выходов первого Я блока возведения в квадрат соединена с второй группой входов первого сумматора группа выходов которого ( соединена с группой входов первого элемента ИЛИ-НЕ, первая и третья группы выходов блока сумматоров сое- Оф динены с соответствующими группами входов второго блока перемножения, группа. выходов которого соединена вжй с первой группой входов второго сум- уж матора, вторая группа выходов блока ф сумматоров: соединена с группой входов второго блока возведения в квадрат группа выходов которого соединена с первой группой входов третье- аз. го блока перемножения и второй груп- Ффф пой входов второго сумматора, группа выходов которого соединена с группой,входов второго элемента ИЛИ-НЕ, четвертый выход блока сумматоров соединен с группой входов третьего элемента ИЛИ-НЕ и группой входов блоКа нахождения обратного элемента, группа выходов которого соединена сти, хранящихся во втором блоке 2 буферной памяти., и одно из слов век тора ошибок, хранящихся в первом блоке 1 буферной памяти, в соответствии со значениями своих счетчиков адреса передаются соответственно одно5 через коммутатор 71 в один иэ регистров 72 и 73 (фиг.4), другоечерез коммутатор 59 в один иэ регистров 60 и 61 (фиг.3). В это же время из другой пары этих регистров в последовательном кодепо одному биту предыдущее слово информационной части и предыдущее слово вектора ошибок соответственно через коммутатор 74 (фиг.4) и коммутатор 62 (фиг.3) передаются на первый 29 и второй 30 входы выходного сумматора 3 по модулю два. На выходе 31 устройства в последовательном коде передачи снимается исправленная информация. По окончании данных 13-ти тактов выгрузки одной пары модулей блоков 1 и 2 буферной памяти начинают выгружаться следующее обобщенное кодовое слово и его вектор ошибок, но уже из другой пары модулей второго и первого блоков 2 и 1 буферной памяти и т,д.В соответствии с представленными на фигурах схемами предлагаемого изобрЕтения объем его оборудования составляет порядка 660 эквивалентных триггерных ячеек, а известного 1100 ячеек, т.е. предлагаемое устРойство упрощено примерно в 1,7 раза по сравнению с известным., Шекма Заказ 3546/48 роектная, 4 Тираж 706ВНИИПИ Государственного комипо делам изобретений и открыт113035. Москва, Ж,Раушска илиал ППП фПатентф, г. Ужгоро Подписноеа СССРаб., д. 4/1018119 деров,30 второй группой входов третьего бло-ка перемножения, группа выходов которого соединена с группой входов третьего блока элементов И, выход первого элемента ИЛИ-НЕ соединен с вторыми входами четвертого элементаИЛИ-НЕ и первого элемента И, выходкоторого соединен с вторым входомвторого элемента И, выход третьегоэлемента ИЛИ-НЕ соединен с первымивходами первого элемента И и четвертого элемента ИЛИ"НЕ. выход которогосоединен с вторым входом третьегоэлемента И, выход которого соедийенс первым входом элемента ИЛИ и с управляющим входом третьего блока элементов И, группа выходов которогосоединена с первой группой входовтретьего сумматора, выход второгоэлемента ИЛИ-НЕ соединен с первымивходами третьего и второго элементов И, выход второго элемента И соединен с вторым входом элемента. ИЛИ,Изобретение относится к вычислительной технике, а именно к специализированным вычислительным устройствам защиты от ошибок внешнейпамяти ЦВИ, и может быть использовано для 5автоматического контроля и исправления ошибок,Известно устройство для кодирования и декодирования помехоустойчивого кода Рида-Соломона РС-кода 1 в системах хранения и передачи данных, содержащее буФерную память инФормационных частей кодовых слов, кодер,декодер, включающий блок вычисления и хранения синдромов и параллельно-последовательный вычислительлокаторов и значений ошибок, и выходной сумматор но модулю два 1 .Известное устройство характеризуется отяосительйо большой сложностью вычислителя даже при небольшом 20числе исправляемый символов, равном.трем.Известно также устройство для обнаружения и исправлеиик ошибок в оптико-механическом ВЗУ, основанное 25на ВЧХ".коде и перемежении. двоичныхсимволов кодовых слов. Упрощение данного устройства достигается применением кода, исправлаащего небольшоечисло независимых однобитовых ошибок, при этом для сохранения эФФек.тивности .Устройства в его кодере и .декодере содержатся дополнительноперемежатель и деперемежатель 2 ).Недостатком устройства являетсясложность перемежателя и депоремежателя, внесение на диски Зу существыход которого соединен с управляющим:. входом второго бЛока элементов И,группа выходов которого соединена свторой группой входов третьего сумматора, группа выходов которого является группой выходов вычислителяошибок, кроме того в устройство введены первый и второй коммутаторы, причем группы выходов блока вычислениясиндромов соединены с соответствующими группами входов первого коммутатора, четыре группы выходов .которого соединены.с соответствующими группамивходов вычислителя ошибок, группа выходов которого соединена с первой группой входов второго коммутатора, три группы выходов которого соедииены с соответствующими груцпами,вх 6 дов первого блока буФерной памяти, три других группы входов второ" го коммутатора соединены с соответст-,вующими группами выходов блока ко венной дополнительной избыточности в связи с отбрасыванием неисправимых,декодером секторов дорожек, а также снижение скорости обмена инФормацией с ВЗУ из-эа повторной переза" писи.Наиболее близким по технической сущности к изобретению является устройство для декодирования недвоичных БЧХ-кодов, в частности и РС-кодов, имеющее по сравнению с другими известными устройствами меньшую словность при достаточно высоких исправляющей способности и быстродействии. Указанное устройство содержит последовательно соединенные друг с другом приемный сдвиговый регистр, блок кодеров блок вентилей, блок вычисления и хранения синдромов, Вычислитель ошибок, блок буФерной памяти и выходной сумматор по модулю два СЗ 1.Недостаток устройства - сложность вычислителя ошибок, который даже при небольшом числе исправляемых ошибок, равном двум, содержит 25 блоков элементов И, для управления которыми (а,также для организации сдвигов инФормации 3 требуется 33 микрооперации устройства управления.Цель, изобретения - упрощение устройства при перемежении символов кода .Рида-Соломона.Поставленная цель достигается тем, чтоо в устройство, содержащее последовательно соединенные тремя группами связей приемный сдвиговый регистр блок кодеров, первый блок эле60 сумматоров соединен с группой входовтретьего элемента ИЛИ-НЕ и группойвходов блсйса нахождения обратного элемента,группавыходов которого соединена со второй группой входов третьего блока перемножения, группа выментов И и блок вычисления синдромов, вычисли ель ошибок, выходной сумматор по модулю два, первый и второй блоки буферной памяти, выходы которых соединены соответственно с первым и вторым входами выходного сумматора по модулю два, выход которого является выходом устройства, тригруппы входов второго блока буферной памяти соединены с тремя группами выходов приемного сдвигового регист ра, вход которого является информационным входом устройства, вычислитель ошибок содержит блок сумматоров, первый, второй и третий блоки перемножения, первый и второй блоки возве- Я дения в квадрат, блок нахождения обратного элемента, первый, второй и третий сумматоры, первый, второй, третий и четвертый элементы ИЛИ-НЕ, первый, второй и третий элементы И, элемент ИЛИ, второй и третий блоки элементов И, причем первая группа входов вычислителя ошибок соединена с первыми группами входов блока сумматоров и первого блока перемножения, группа выходов которого соединена с первой группой входов первого сумматора, вторая группа входов вычислителя ошибок соединена с второй, третьей и четвертой группами входов блока сумматоров, с. группой входов Зо первого блока возведения в квадрат и с группой входов второго блока элементов И, третья группа входов вычислителя ошибок соединена с пятой и шестой группами входов блока сумма торов и с второй группой входов первого блока перемножения, четвертая группа Входов вычислителя ошибок соединена с седьмой и восьмой группами входов блока сумматоров. группа выходов первого блока возведения в квадрат соединена с второй группой входов первого сумматора, группа выходов которого соединена с группой входов первого элемента ИЛИ-НЕ, первая и третья групны выходов блока сумматоров соединены с соответствующимигруппами входов второго блока перемножения, группа выходов которого соединена с первой группой входоввторого суммматора, вторая группа 50 выходов блока . Умматоров соединена с группой входов второго блока возведения в квадрат,.группа выходов которого соединена с первой группой входов третьего блока перемножения55 и второй группой входов второго сум-. матора, группа выходов которого соединена с группой входов второго элемента ИЛИ-НЕ, четвертый выход блока ходов которого соединена с группой входов третьего блока элементов И, выход первого элемента ИЛИ-НЕ соединен с вторыми входами четвертого элемента ИЛИ-НЕ и первого элемента И, вьмод которого соединен с вторым. входом второго элемента И, выход третьего элемента ИЛИ-НЕ соединен с первыми входами первого элемента И и четвертого элемента ИЛИ-НЕ, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ и с управляющим входом третьего блока элементов И, группа выходов которого соединена с первой группой входов третьего сумматора, выход второго элемента ИЛИ-НЕ соединен с первыми входами третьего и второго элементов И, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с управляющим входом второго блока элементов И, группа выходов которого соединена с второй группой входов третьего сумматора, гр 1 ппа выходов которого является группой выходов вычислителя ошибок.Кроме того, в устройство введены первый и второй коммутаторы, причем группы выходов блока вычисления синдромов соединены с соответствующими группами входов первого коммутатора, четыре .группы выходов которого соединены с соответствующими группами входов вычислителя ошибок, группа выходов которого соединена с первой группой входов второго коммутатора, три группы выходов"которого соединены с соответствующими группами входов первого блока буферной памяти, три других группы входов второго коммутатора соединены с соответствующими группами выходов блока кодеров.На Фиг.1 представлена блок-схема предложенного устройства защиты от ошибок внешней памяти; на Фиг.2 - то же, вычислителя ошибок; на Фиг.3-7 примеры реализации первого и второго блоков буферной памяти, блока вйчисления синдромов, блока кодеров и приемного сдвиговогдрегистра соответственно.Устройство содержит первый и второй блоки 1 и 2 буферной памяти, выходной сумматор 3 по модулю два, второй коммутатор 4,вычислитель 5 ошибок, первый коммутатор 6, блок 7 вычисления синдромов, первый блок 8 элементов,И, блок 9. кодеров и приемный сдвиговый регистр 10, информационный вход 11 сдвигового регистра, выходы 12-23 блока вычисления синдромов, выходы 24-27 коммутатора, выход 28 вычислителя ошибок, выходы 29, 30 блоков буферной памяти, выход 31 сумматора по модулю два.Вычислитель 5 ошибок (Фиг,2 содержит блок 32 сумматоров, первый, 1018119второй и третий блоки 33, 34 и 35 перемножений, первый и второй блоки 36 и 37 возведения в квадрат, блок 38 нахождения обратного элемента, первый и второй и третий сумматоры 39, 40 и 41, первый, вто рой, третий и четвертый элементы 42-45 ИЛИ-НЕ, первый, второй и третий элементы 46, 47 и 48 И,элемент 49 ИЛИ, первый и второй блоки 50 и 51 элементов И.Первый блок 1 буферной памяти 1,фиг.З) содержит регистр 52, три модуля 53, 54 и 55 сверхоперативного запоминающего устройства, три счетчика 56, 57 и 58 адреса, третий 15 коммутатор 59, два сдвиговых регистра 60 и 61 и выходной коммутатор 62,Второй блок 2 буферной памяти фиг.4 ) содержит четыре модуля 63-66 сверхоперативного запоминающего устройства, четыре счетчика 67-70 ад 20 реса, четвертый коммутатор 71, два сдвиговых регистра 72 и 73 и пятый коммутатор 74.Блок 7 вычисления синдромов сос- . тоит из трех идентичныхсхем, каждая из которых содержит (Фиг.5) четыре регистра 75-78, четыре блока 79-82 суммирования по модулю два, десять элементов 83-92 ИСКЛЮЧАЮЩЕЕ ИЛИ.Блок 9 кодеров состоит из трех З 0 идентичных схем, каждая из которых содержит фиг.б ) четыре регистра 93-96, четыре блока 97-100 суммирования,входной блок 101 элементов И, два блока 102 и 103 суммирования по 35 модулю два и блок 104 элементов И.Приемный сдвиговый регистр 10 (фиг.7) содержит два последовательно связанные друг с другом сдвиговых. регистра 105 и 106. 40При описании работы устройства использованы следующие обозначения:у- значения ошибок, как сим 2.волы длиной с бит, илиэлементы конечного поляег ");Х Х - локаторы ошибок;1 ф 2В 52 Ъ 5+ сдс - примитивный элемен конечного поля Ь)=2Х =Ы - произвольный элемент ко нечного поля;.=5 +5 - сумма значений двух синдромов;количество ошибочныхсимволов формата РС-кода 55в составе вектора ошибок;6 А,з - сигналы, соответствую"щие выполнению условийлокализации ошибок иклассификации .типовошибок;1. Ори 0,.1,0 при р-Ооперация выделения нулевого значения элемента конечного поля; 65 0 оф Х=Ф - операция логарифмирования в конечном поле, соответствующая выделению степени примитивного элемента.Устройство работает следующим образом.В режиме кодирования блок элемен- тов 8 закрыт. Принимаемая последовательно по одному биту в приемный сдвиговый регистр 10 информационная часть обобщенного кодового слова параллельно словами по 15 бит за13 тактов передается в блок 9 кодеров и одновременно во второй блок 2 буферной памяти. В каждом такте работы устройства сформированное слово из 15-ти бит.информационной части на сдвиговом регистре 105 передается в регистр 106. После этого в сдвиговый регистр 105 принимается 15 бит следующего слова информационной части, и в это же время предыдущее слово информационной части изрегистра 106 передается в один измодулей 63-66 второго блока 2 буферной памяти, Затем содержимое счетчика адреса этого модуля изменяетсяна единицу. Предыдущее слово информационной части из регистра 106 такке поступает на вход блока 9 кодеров. Его входной блок 101 элементов И и блок 104 элементов И в обратнойсвязи открыты (фиг.б).Кодер Ииг. 6) осущуствляет деление полинома информационной части на образующий полинам за 13 тактов. В каждом такие по управляющему сигналу в регистры 93-96 каждого кодера заносятся значения, сформированные на их входах. Кодированиезавершается в 14-ом такте во время приема в сдвиговый регистр 10 первых 15-ти бит информационной части следующего обобщенного кодового слова. В это время блок 101 элементов И каждого кодера закрыт, и за четыре подтакта осуществляется продолжение деления информационного полинома на образующий полином, которое соответствует сдвигу информационного полинома на четыре разряда в сторону старших степеней полинома. В каждом подтакте по управляющему . сигналу врегистры 93-96 каждого кодера заносятся значения, сформиро-. ванные на их входах.В результате в,каждом из кодеров блока 9 образуются и временно запоминаются в их регистрах,по четыреконтрольных символа трехкодовых слов базового РС-кода (85,65) соответственно для первого слова вверхнем кодере, для второго - всредней и для третьего - в нижнем.Выгрузка содержимого регистровкодеров производится одновременно сприемом в них первых четырех(по.5 бит каждыйсимволов информационныхчастей базовых кодовых слов следующего обобщенного кодового слова,так как деление на образующий полином следующего кодового слова неначинается до техпор, пока его старший символ не запишется в последнийрегистр 96. При этом блок 104элементов И в обратной связи регистров 93-96 каждого кодера закрыт.Контрольная часть предыдущего кодо-вого слова, хранящаяся в регистрах93-96 каждого кодера, за четыре такта словами по 15 бит через второй коммутатор 4 передается в первый блокбуферной памяти, т.е. в каждом такте содержимое регистра 96 каждогокодера передается чеоез второй коммутатор 4 в регистр 52 (фиг.33. Приэтом по управляющему сигналу содержимое регистра 95 передается в регистр96, регистра 94 - в регистр 95, регистра 93 - в регистр 94, Содержимое регистра 52 передается в один измодулей 53-55 первого блока 1 буферной памяти (фиг,З),Затем содержимоесчетчика адреса этого модуля изменяется на единицу. По окончании данных четырех тактов загрузки и разгруз-.ки памятей блоков 1 и 9 блок 104 элементов И в обратной связи регистров93-96 каждого кодера замыкается, и в ЗОтечение последующих 10-ти тактов вычисляется вблоке 9 кодеров контроль-.ная часть следующего обобщенного кодового слова. как указано выше. и т.д.Выгрузка содержимого первого й второго блоков 1 и 2 буферной памятипроизводится одновременно с работай . ",блоков 10. 9 и 4, но на более высокой тактовой частоте в следующем порядке. Вначале в последовательнощ 40коде выгружается содержимое второгоблока 2 буферной памяти за 13 так. тов. В каждом такте одно из словинФормационной части, хранящихся вовтором блоке 2 буферной памяти в соответствин со значением одного из егосчетчиков адреса передается черезкоммутатор 17 в один из регистров72 и 73. В это же .время из другого изэтих регистров в последовательном 5 Окоде по одному биту предыдущее слово информационной части через коммутатор 74 и сумматор 3 по модулю двапоступает на выхбд 31 устройства. Поокончаниии данных 13"ти тактов выгруз ки одного из модулей второго блока 2буферной памяти начинает в последовательном коде выгружаться контрольная часть этого же обобщенного кодового слова иэ первого блока 1 буферной памяти, пристраиваясь к концу 66информационной части. В каждом тактеодно из слов контрольной части, хранящихся в первом блоке 1 буфернойпамяти, в соответствии со значением одного из его счетчиков адреса 65 передается через коммутатор 59 в один из регистров 60 и 61. В это же время из другого из этих регистров в последовательном коде предыдущее слово через коммутатор 62 и сумматор 3 по модулю два поступает на выход 31 устройства. По окончании данных четырех тактов выгрузки одного из модулей 53, 54 и 55 первого блока буферной памяти начинает выгружаться следующее обобщенное кодовое слово, но уже из другихмодулей первого и второго блоков 1 и 2 буферной памяти.. Для осуществления такого принципа действия первый и второй блоки 1 и. 2 буферной памяти выполнены как многомодульные (фиг.З и 4 ), причем во время выгрузки содержимого одной .из пар их модулей на повышенной тактовой частоте другая пара их модулей должна загружаться напониженной тактовой частоте содержимым регистров блоков 9 и 10.В режиме декодирования второй коммутатор 4 обслуживает только группу входов 28 и постоянно закрыт по трем другим группам входов, а блок 8 элементов И открывается на время передачи содержимого регистров блока 9 кодеров в блок 7 вычисления синдромов (фиг.1).Обобщенное кодовое слово длиной255 бит. считываемое с внешней памяти, принимается по входу 11 устройства в приемный сдвиговый регистр 10 последовательно по одному биту и в параллельном коде слова по 15 бит передается за 17 тактов во второй блок 2 буферной памяти и в блок 9 кодеров. В каждом такте работы устрой.ства одно слово обобщенного кодового . слова, сформированное на сдвиговом регистре 105, передается в регистр 106. После этого,в сдвиговый регистр 105 принимается следующее слово длиной 15 бит обобщенного кодового слова. и в это же время предыдущее слово из регистра 106 передается в.один из модулей 63-66 второго блока 2буферной памяти. Затем содержимое счетчика адреса этого модуля изменяется на единицу. Предыдущее слово обобщенного кодового слова из регистра 106 также поступает на вход блока 9 кодеров. Блок 101 элементов И и блок 104 элементов И в обратной связи открыты. Блок 9 кодеров используется, при декодировании для.вычисления промежуточных остатков от деления на образующий полином трех кодовых слов базового РС-кода длиной по 85 бит. Деление полинома базового кодового слова на образующий полином осуществляется за 17 тактов в схеме кодера, приведенной на чертеже фиг.б. В каждом такте по управляющему сигналу в регистры93-96 каждого кодера заносятся значения, сформированные на их входах, аналогично описанной работе кодера.Во нремя загрузки приемного сдвигового регистра 10 первыми 15-ю битами следующего обобщенного кодового слова промежуточные остатки от де" ления на образующий полином предыдуцих трех кодовых слон базового РС-кода передаются за четыре подтакта по трем .шинам параллельно сим волами по 5 бит через первый блок 8 элементов И в блок 7 вычисления синдромов. На это время обратные связи регистров кодера с помощью блока 104 элементов И размыкаются, а блок 101 15 элементов И каждого кодера на входеблока 9 закрывается. В каждом из четырех подтактов содержимое регистра 96 каждого кодера передается через блок 8 элементов И в блок 7 вычисления синдромов, В соответствии с содержимым регистром 96 каждого кодера и содержимым регистров 75-78 каждой схемы вычисления синдромов 1 фиг.5) на выходах блоков 79-82 суммирования формируются определенные значения, которые затем по управ" ляюцему сигналу заносятся в регист- . ры 75-78. Содержимое регистра 95 кодера (фиг,б) передается в регистр 96 регистра 94 - в регистр 95, регистра 93 - н регистр 94. Блок 7 вычисления синдромов осуцествляет вычисления значений трех полиномов базовых кодовых слон при подстановке в них корней образуюцего полино ма о, сС 2, аСэ, сС 4 . По окончании . Указанных четырех подтактов на выходах 12-23 блока 7 образуются 12 значений синдромов, по четыре синдрома для каждого из трех кодовых .слов базового РС-кода, блок 8 элемен- тов И закрывается, обратные связи с помощью блока 104 элементов И н кодерах блока 9 замыкаются, блок 9 кодеров начинает вычисление промежуточных остатков от деления на образуюций полином следующих трех базовых кодовых слов, а синдромы предыдущих кодовых слов базового РС-кода начинают обрабатываться вычислителем 5 ошибок. Вычислитель 5 ошибок с помощью коммутатора б последовательно опрашивает и обрабатывает синдромы трех кодовых слов базового РС-кода, вычисляет ошибки, которые через второй коммутатор 4 передаются в ре гистр 52 первого блока 1 буферной памяти.Затем производится циклический сдвиг вектора ошибок на одну позицию циклической группы конечного по ля СР 2 . Это соответствует ум-. ножению содержимого .регистров 75-78 каждой схемы (Фиг.5) блока 7 хранения и вычисления синдромов сгответственно на Ы сР , о , с 4. Для . 65 этого достаточно подать один тактовый импульс сдвига н регистры 75-78 каждой схемы фиг. 5 ) блока 7 вычисления синдромов при закрытых вентилях блока 8. Умножение напостоянные коэффициенты осуществляется в обратных связях регистров 75-78 каждой схемы вычисления синдромов (фиг.5). В обратной связи регистра 75 осуществляется умножение его содержимого на постоянный коэффициент сС; н обратной связи регистра 76 - на постоянный коэффициент оА в обратной связи регистра 77 - на постоянный коэффициент оз, н обратной связи регистра 78 - на постоянный коэФфициент 04, По окончании первого сдвига в блоке 7 на его выходах 12-23 образуются синдромы, умноженные на соответствующие степени примитивного элемента конечного поля. Например. на его выходах 12-15 образуются следующие синдромы первого кодового слова базового РС-кода: сС 5,оС 5с(Лз,о 454.Во время сдвига вектора ошибок, который осуществляется на регистрах 75-78 каждой схемы вычисления синдромов, коммутатор б закрыт,и на его выходах 24-27 нулевые символы. Затем производится второй цикл опроса содержимого регистров 75-78 каждой из трех схем фиг.5),блока 7 вычисления синдромов первым коммутатором б и выполняется.три такта обрабртки синдромов вычислителем 5 ошибок.Условием локалиэации ошибки является равенство нулю следуюцего выражения:2р(Х) =Е 1 Х+Х (Х С Х =:У У Х Х Х Х (Х Х+ХХ. (1+Х ХЯ 1+Х 2 Хпри числе ошибочных символов в векторе ошибок, точно равном двум. Это условие соответствует выражению определителя системы линейных уравнений 3 связывающих значения синдромов и симметрических функций локаторов ошибок х., х 2, если ее применить к системе, образованной путем попарного сложения уравнейий системы, связывающей значения синдромов, ошибок и их локаторов. так как хФ х 2,фх принимает нулевые значения в конечном поле только в двух случаях1и Х= 1хгде х =соответствует циклическому сдвигу вектора ошибок на произвольное число к позиций циклической группы поля.ЭВ комбинационном вычислителе 5 ошибок значения Ихвычисляются с помощью блока 32 сумматоров, на пер,вом. втором и третьем выходах которого образуются значения сумм синдромовЕ (х)=х 5 +х 5(х):х 5 +х 4524 3а также второго блока 37:возведения в квадрат, второго блока 34 перемно-, жения. и второго сумматора 40. )Проверка условия, когдафх) =0.осуществляется .вторым элементом 43 ИЛИ-НЕ; на выходе котррого образует ся логическая переменнаяЕ "1+зсП р(х).2 Если число ошибочных символов в векторе: ошибок точно равно одному, то -20 каждая из парных сумм синдромов Е;- принимает нулевое значение в момент .локализации ошибки. Например, при :)1 Ф О, з = О, выражениеь(х)-х 5 +х 5 -м (х кр+к к) принимает нулевое значение только в.условия )з(х ) при одной ошибке,т,е.прнч.ФО, аъь 0; всегда равно нулю не-. 35зависимо от номера шага циклическогосдвига вектора ошибок, равногоК=Вой. х.фЗначенияХ (х)вычисляются в блоке 32 49сумматоров и образуются на его чет-вертом выходе.Проверка условия, когда.Г ( )=о4)Я . выполняется третьим элементом 44ИЛИ-НЕ, На выходе которого образуется логическая переменная)+. 1+за 4( ) Я Классификация типов ошибок. т.е, выделение ситуаций, когда в векторе ошибок число ошибок равно точно одной или точно двум, выполняется одновремеи. но с локализацией ошибок первым блоком 33 перемножения, первым блоком 36 воз-ведения в квадрат, первым суммато.ром 39 и первым элементом 42 ИЛИ-НЕ по выражениюЮ ухлкз )фх 5 х з =зм х,х х ксх+уф. ВиражЕНИЕ у(Х)яВЛяЕтся ВЫражЕВИЕМопределителя указанной выше системы . д линейных уравнений, связывающих значения синдромов и симметрическихфункций локаторов х, х 2. Выражением(х ) не принимает нулевое значе- .ние ни при каким циклических сдвигахвектора ошибок на любые К:Ьщ К по-;зиции циклической группы конечного по;ля, так как Х. 7 х,)(х ) равно нулю только в случае,если число ошибочных символов в векторе ошибок равнд точно одному, т.е.при у,4 О, У 4 О , или если ошибкиотсутствуют. Если число ошибочныхсимволов в векторе ошибок точно равно.двум, т.е. приФО, фО(х )никогда не равно нулю. Таким образом, на выходе первогоэлемента 42 ИЛИ-НЕ образуется логи,ческая "1 ф, если число ошибок точноравно одной или нулю. и - логический "Оф, если число ошибок точно равно двум, в соответствии с выражением:1 "-1+эь у(х)В, 5 -з;-5 =5 =О.Покажем что в предлагаемой схеме вычислителя нет необходимости применять дополнительные элементы длявыделения ситуации отсутствия ошибок. В комбинационном вычислителе 5ошибок одновременно с выполнениемописанных операций:вычисляется значение ошибки, локализованной в данном цикле циклического сдвига вектора ошибок. Значение оввбки вычисляется по разным выражениям при разном кОличестве ошибочных символовВ вектОре ошибок. Если число ошибочных символов точно равно двум. тозначение ошибки можно вычислить как .отношение .значений определителей второго и первого порядков. вычисленных в момент локализации ошибкиВ промежуточных циклах сдвига вектора ошибок, когда отсутствует локализация ошибки, на выходах третьего, :второго и первого элементов 44,43 и, 43 ИЛИ-НЕ возможно образование следующих вариантов сочетаний логических " 1" и"0".Ф:0; :О; =0,й- ф 310Очевидно, что при этом всегдазакрыты оба блока элементов И 50 и51, а на выходе 28 вычислителя ошибок сохраняется нулевое значение,Второй вариант возможен в связи стем. что в промежуточных сдвигах суммаЕ)(х )может обратиться в нуль.В то жевремя, в момент локализацийлюбой из двух ошибок ни одна изсумм29не может обратиться в нуль..Описанный принцип действия вычис лителя ошибок представляет собой сов.мещение известной процедуры Ченя для нахождения корней полинома локато,:ров сащбок с пошаговым методоМ декодирования. циклических кодов и отли О чается совместным и одновременным вы-. "полнением в каждом шаге декодирования процедур классификации типов оши- . бок, локализации ошибки и вычисления ее значения. Если ошибки имеются. 35 .то их символы с выхода 28 вычислителя 5 ошибок передаются соответственно в первом такте через второй коммутатор 4 в первый подрегистр регистра 52 (фиг,З), во втором такте во второй подрегистр регистра 52, в . третьем такте - в третий подрегистр регистра 52 первого блока 1 буферной памяти. Содержимое регистра 52 пере-, дается в один из модулей первого блока 1 буферной памяти, Затем значение 45 счетчика адреса этого модуля изменяется на единицу.Лосле этого производится второй сдвиг вектора ошибок путем сдвига в блоке 7 вычисления и хранения сищромов и предыдущие значения синдромов умножаются на соответствующие степени примитивного. элемента, как уже описано, Например, на его выходах 12-15 образуются следующие новые 55 значения синдромовНовые 12 значений синдромов обраба" тываются вычислителем 5 ошибок за 60 три такта в третьем цикле опроса. Затем выполняется третий цикл сдвига вектора ошибок и четвертый цикл опроса содержимого регистров блока 7 первым коммутатором 6. в течение ко-, Я торого выполняется три такта работы вычислителя 5 ошибок и записи ,ошибок через коммутатор 4 в блок 1 буферной памяти и т.д. Максимальное количество циклов сдвига вектора ошибок и опроса содержимого регистров блока 7 равно длине цикла циклической группы конечного поля 6 Г (2 ): 2- 131 Однако их количество можно сократить до числа циклов, равного количеству информационных символов, т.е. в данном случае до 13.В каждом из трех тактов в пределах одного цикла опроса содержимого регистров блока 7 первым коьиутатором б комбинационный вычислитель ошибок 5 осуществляет проверку локализации ошибки в данной позиции цик- .лической группы, номер которой соответствует номеру циклического сдвига вектора ошибок, вычисляет и выводит на выход 28 символ ошибки, если она была локализована .в данном такте. Три символа ошибок трех базовых кодовых слов, вычисленные в данной позиции циклической группы и занесенные в регистр 52 (фиг.З ), переписываются в один иэ модулей :53., 54 и 55 сверхоперативного ЗУ :(фиг.З) по адресу, указанному в его счетчике адреса (один из счетчи;:ов 56, 57 и 58), Данный счетчик подсчитывает рабочие циклы сдвига вектора ошибок. Таким образом, по окончании 13-ти рабочих циклов сдвига в одном иэ .модулей 53, 54 и 55 запоми" нается вектор ошибок данного обобщенного кодового слова, Затем в режим записи переводится другой из модулей 53, 54 и 55, в него за 13 циклов заносится вектор ошибок следующего кодового слова и т.д.В то время, как обрабатывается данное кодовое слово в блоках 7, б, 5 и 4 и формируется соответствующий ему вектор ошибки в одном из модулей блока 1 буферной памяти, а также вычисляются в блоке 9 промежуточные остатки от деления на образующий полином для следующего обобщенного кодового слова, информационная часть которого записывается при этом в один из модулей блока 2 буферной памятивторая пара модулей блоков 1 и 2 буферной памяти переводится в режим считывания и из них синхронно на пониженной тактовойчастоте по сравнению с тактовой частотой на входе 11) на первый 29 и второй 30 входы выходного сумматора 3 по модулю два передаются вектор ошибок и информационная часть кодового слова, ранее прошедшего обработку в тракте декодера. Выгрузка содержимого, блоков 1 и 2 буферной памяти осуществляется эа 13 тактов одновременно. В каждом так,те одно из слов информационной час-