Устройство для логарифмирования массивов двоичных чисел

(22) Заявлено 251279 (21) 2896014/18-24 51) М. Кд,з с присоединением заявки Мо(23) Приоритет С Об Г 7/556 Государственный комитет ССС Р по делам изобретений и открытий(72) Авторыизобретения А.А. Мельник и Н.В., Черкасский Львовский ордена Ленина политехнический йнститут(54) УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ МАССИВОВ ДВОИЧНЫХ ЧИСЕЛ 2 Изобретение относится к вычислительной технике ипредназначено для использования в высокоскоростных универсальных и специализированных вычислительных устройствах, служащнх для обработки больших массивов данных. Известно цифровое логарифмирую щее устройство, содержащее входной регистр, блок вычисления характеристики, сдвигающий регистр, блок выделения остатка, результирующий регистр, блок деления, два дешифратора, блок умножения, блок априор" ной информации, сумматор (1. Недостатком этого устройства является низкое быстродействие. Наиболее близким по технической сущности к предлагаемому является цифровое устройство для логарифмирования двоичных чисел (2), содержащее регистры старших и младших разрядов аргумента, три блока постоянной памяти, блок управления, коммутатор, сумматор, выходной регистр, триггер, сдвигатель, блок управления сдвигателем. Быстродействие известного устройства не превышаетт= 2 им+2 цьб+ сз5 где 1 с " время суммирования насумматоре;1 аь,6 - время выборки из памяти; С В - время сдвига промежуточного результата.10 Недостатком известного устройства является низкое быстродействие при обработке массивов чисел.бель изобретения - повышениебыстродействия при обработке массивов чисел.Поставленная цель достигаетсятем, что в устройство для логарифми-рования массивов двоичных чисел, содержащее регистры старших и младших разрядов аргумента, три блока памяти, блок синхронизации, первый сумматор, выходной регистр, триггер, сдвига- тель, блок управления сдвигателем, причем выход регистра старших разрядов аргумента соединен со входом первого, блока памяти, а выход ре" гистра младших разрядов аргумента соединен со входом второго блока памяти, выход знакового разряда первого сумматора соединен со входом триггера, соединенного выходом с уп 926654равляюцим входом блока управлениясдвигателем, дополнительно введеныдесять регистров и второй сумматор,причем информационный вход первогорегистра соединен с выходом первогоблока памяти, прямой выход первогорегистра соединенс информационнымвходом второго регистра, инверсныйвыход первого регистра - с первымвходом первого сумматора, второйвход которого соединен с информационным входом третьего регистра и выходом четвертого регистра, информационный вход которого соединен свыходом второго блока памяти, выход первого сумматора соединен с инФормационным входом пятого регистра,выход которого соединен со входомтретьего блока памяти, выход которогосоединен со входом шестого регистра,выход которого соединен с информационным входом сдвигателя, управляющий вход которого через седьмойрегистр соединен с выходом блокауправления сдвигателем, информационный вход которого соединен с выходом третьего регистра, выход. сдвигателя соединен с информационнымвходом восьмого регистра, выход которого соединен с первым входом второго сумматора, второй вход которогосоединен с выходом девятого регистра, соединенного входом через десятый регистр с выходом второго регистра, выход второго сумматора соединенсо входом выходного регистра, управляющие входы всех регистров итриггера соединены,с выходом блокасинхронизации,На чертеже представлена блок-схема устройства.Устройство содержит регистр 1 40старших разрядов аргумента, регистр2 младших разрядов аргумента, блоки3-5 памяти, регистры 6-15, сумматоры 16 и 17, триггер 18, блок 19,управления сдвигателем, сдвигатель 4520, выходной регистр 21 и блок 22синхронизации.Регистры 6-15 предназначены длякратковременного запоминания результатов промежуточных вычислений и 50для обеспечения конвейерного способаобработки. В том же такте содержимое триггера 18 и регистра .10 поступаютна блок 19 управления.сдвигателем, который представляет собой комбинационную схему, подсчитывающую число нулевых разрядов слева до перного единичного разряда в регистре 10 и суммирующую это число со значением триггера 18, что дает значение требуемого чйсла сдэигов с 1 всдвигателе 20 для получения на егоХцвыходе значения Вод 1(1 + -) изпоступающего на вход этого сдвигателя значения 1 од 1(1+2 в ,) .ф ХЦВ четвертом такте значение регистра 8 переписывается в регистр 11, значение с выхода блока 5 памяти записывается в регистр 12, а число ц из блока 19 управления сдвигателем записывается в регистр 13. В сдвигателе 20 осуществляется сдвиг% Хц наразрядов значения 1 од 4 (1+2 - , ) и на его выходе получается значениеХц3 од 1(1+ в ,), что справедливо ввиду выполнения условия для К, так ка)к в этом случае с точностью до с выЮ 55 60 65 Вычисление двоичного логарифмаот нормализованного аргументах ( - с х1) производится на основе соотношенийЕ с, =Е З,(х+х"):М,х Е 9,(1+хн+ -) иЕ З - Еоя,х - Ео 9,х ,х1хгде х - число, образованное старшими разрядами аргумента;х" - число, образованное младшими разрядами аргумента,Устройство работает следующимобразом,В первом такте работы устройствав регистры старших 1 и мпадших 2разрядов аргумента поступают соответственно значения х и х" .Этичисла передаются соответственно навходы блоков 3 и 4 памяти, где хранятся таблицы логарифмов старших имладших разрядов аргумента, а с ихвыходов снимаются значения Годах иЗов,1 х" соответственно. Во второмтакте эти значения записываются врегистры б, 7 и поступают на входысумматора 16, причем содержимоерегистра б поступает с инверсныхего выходов. На выходе сумматора 16хФормируется значение 1 осЗ 1 в , . Втретьем такте значение мантиссы,полученное в сумматоре, поступаетв регистр 9, а содержимое регистровб и 7 - в регистры 8 и 10 соответственно. Значение знакового разрядасумматора 16 запоминается в триггере18 (знака промежуточного результата),Содержимое регистра 9 передаетсяна вход блока 5 памяти, где хранится таблица промежуточных преобразований. Этот блок осуществляет таб. -личное преобразование значения мантиссы 1 од-"- в соответствующее знаОчение ч х"Щ 1(1 + 2 хГгде с - такое целое число, что2 УхЧисло Е при этом удовлетворяет условию 2 К ) п, где и - число двоичных разрядов аргумента.полняется приближенное равенство.1 од 1(1+ - ;-) 2 3 од,1(1+2 - , ).В пятом такте образованное на выходе сдвигателя 20 число записываетея в регистр 15, а число Фод 1 х из регистра 11 записывается в регистр 14. Эти числа поступают на сумматор 17, где происходит сложение значений од 1(1 + в ", ) и 1 од х, в результате чего в сумматоре 17 образуется по исходной формуле искомое значение 0 од,)х. В шестом такте это значение передается на выходной регистр 21 и из него - на выход устройства. Тактовые импульсы, управляющие работой устройства, генерируют блок 22 синхронизации,Таким образом, предлагаемое устрОйство преобразует нормализованное значение аргумента х в значение Еод 1 х.Предлагаемое устройство работает по конвейерному. принципу, поэтому в каждом такте в устройство можно вводить новый операнд. При обработке массивов чисел в каждом такте на выходе устройства появляется резуль- э тат вычисления. Длительность такта определяется задержкой в наиболее медленном узле устройства, которым в данном случае является сумматор. Поэтому при обработке массивов данных быстродействие устройства рав- ноТ=С.Формула изобретенияУстройство для логарифмирования массивов двоичных чисел, содержащее регистры старших и младших разрядов аргумента, три блока памяти, блок синхронизации, первый сумматор, выходной регистр, триггер, сдвигателр, блок управления сдвигателем, причем выход регистра старших разрядов аргумента соединен со входом первого блока памяти, а выход регистра младших разрядов аргумента соединен со входом второго блока памяти, выход знакового разряда первого сумматорасоединен со входом триггера, соединенного выходом с управляющим входом блока управления сдвигателем,о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействия, вустройство введены десять регистрови второй сумматор, причем информационный вход первого регистра соединен с. выходом .первого блока памяти, (О прямой выход первого регистра соединен с информационным входом второго регистра, инверсный выход перво"го регистра - с первым входом пер вого сумматора, второй вход которо го соединен с информационным входомтретьего регистра и выходом четвертого регистра, информационный входкоторого соединен с выходом второгоблока памяти, выход первого сумма тора соединен с информационным входом пятого регистра, выход которогосоединен со входом третьего блокапамяти, выход которого соединен совходом шестого регистра, выход которого соединен с информационнымвходом сдвигателя, управляющий входкоторого через седьмой регистр соединен с выхсщом блока управлениясдвигателем, информационный входкоторого соединен с выходом третьего регистра, выход сдвигателясоединен с информационным входомвосьмого регистра, выход которогосоединен с первым входом второгосумматора, второй вход которого сое динен с выходом девятого регистра,соединенного входом через десятыйрегистр с выходом второго регистра,выход второго сумматора соединенсо входом выходного регистра, управ 40ляющие входы всех регистров и триггера соединены с выходом блока синхронизации.Источники информации,принятые во виимание при экспертизе1. Авторское свидетельство СССРВ 624233, кл, 6 06 Р 15/20 1978.2. Авторское свидетельство СССР9 593212, кл. С Об Р 7/38 1978926654 Составитель А, Зориншеля Техред Ж. Кастелевич Корректор М. Кос едакто 82 41 Зака Филиал П П ент, г, ужгород, ул, Проектн ВНИИ п 13035, Тираж 732 Государст елам иэоб сква, Ж"3 Подписйоемитета СССРоткрытийя наб., д, 4/ нного котений иРаушска