Регулятор

Номер патента: 1200241

Опубликовано: 23.12.1985

Авторы: Авдеев, Арыков, Емельянов, Коровин, Литвинцев, Мышляев, Соловьева

МПК: G05B 13/02

Метки: запаздыванием, объектом

...второй интегратор 15, второй регулятор 16, квадратор 17, пятый блок 18 сравнения, второй задатчик 19; Модель 5 объекта без запаздьвания может быть представлена, например, в виде последовательного соединения инерционных звеньев. Первый 7 и второй 16 регуляторы, в частности, с пропорционально-интегральным законом регулирования, реализованы в виде параллельного соединения интегратора и масштабирующего блока; Экст 1 2раполятор 2 представлен реальным фор сирующим звеном.Система управления объектом с запаздыванием работает следующим образомВыходной сигнал У объекта управления алгебраически суммируется в сумматоре 6 с выходным сигналом модели 5 объекта без запаздывания, в результате чего получается сигнал У о натурно-модельном выходе,...

Номер патента: 1665546

Опубликовано: 23.07.1991

Авторы: Гавенко, Стрельников

МПК: H04N 7/18

Метки: движущихся, обнаружения, объектов, телевизионное

...течение развертки первой и второй строк растра 5 памяти, а к началу развертки третьей строки устанавливается сигнал высокого уровня. Поэтому запись в блок 6 памяти первой строки первого кадра иэображения осуществляется, начиная с третьей строки блока 5 памяти.После прихода следующего (третьего) кадрового синхроимпульса третий О-триггер 9 переключается в"0" и разрешает работу второго элемента И 4, так как с инверсного выхода О-триггера 9 сигнал высокого уровня поступает на первый вход второго элемента И 4. При этом на вход управления записью Ч блока 5 памяти подается низкий уровень с выхода первого элемента ИЛИ 6 и блок 5 памяти работает в режиме чтения. Одновременно текущее значение второго дополнительного счетчика 21 становится равным...

Номер патента: 1282221

Опубликовано: 07.01.1987

Авторы: Новик, Старчихин, Шацкий

МПК: G11C 29/00

Метки: блоков, динамических, памяти

...функций: запись в регистр 25 содержимого формирователя 26, сравнение в блоке 24 40 содержимого регистра 25, полученного контрольного кода и содержимого блока 22, который служит для задания эталонного контрольного кода, обнуление формирователя 26, стробирова-, 45 ние записи результата сравнения из блока 24 в регистр 13. Полученный контрольный код индицируется блоком 23 и одновременно этим же блоком индицируется несовпа,дение сформированного из считанной информации контрольного кода с эталонным по сигналу с выхода блока 24.Сущность измерения предельного времени регенерации состоит в том, что в определенный момент времени, когда запоминающий массив блока 28 заполнен вполне определенной информацией, обращение к блоку 28 прерывается на...

Номер патента: 900314

Опубликовано: 23.01.1982

Авторы: Губа, Косов, Савельев

МПК: G11C 17/00

Метки: запоминающее, полупостоянное

...устэойстве и вызывает срабатывание треть. 5 900и второй счетчики импульсов 12 и 13,триггеры 14, 15 запуска, блок 16сравнения, третий Формирователь 17импульсов, блок 18 задержки, первыйэлемент 19 И, второй элемент 20 И, 5третий элемент 21 И, первый элемент22 ИЛИ, второй элемент 23 ИЛИ, третий элемент 24 ИЛИ,В режиме считывания работа предложенного полупостоянного запоминающего устройства ничем не отличается от работы известного. По сигналу "Запуск" срабатывает по выбранному адресу один из формирователейтоков записи, на выходных разрядныхшинах считывания-записи появляютсясигналы "1" и "О", которые усиливаются, Формируются усилителями воспроизведения и передаются в другие устройства 11 ВИ. гоВ режиме записи новой информацииработа...

Номер патента: 1105927

Опубликовано: 30.07.1984

Авторы: Грешневиков, Зубков, Ключко, Николаев, Петухов

МПК: G08C 19/28

Метки: декодирования, избыточных, кодов

...третьего сумматора соединен с входами пятого и шестого блоков задержки, выходы которых соединены с вторыми входами соответственно пятого и седьмого сумматоров, выход седьмого сумматора соединен с вторым входом шестого сумматора, выход которого соединен с первым входом первого сумматора, выход первого порогового блока соединен с вторыми входами третьего и четвертого сумматоров и через седьмой и восьмой блоки задержки и второй декодер - с вторыми входами первого и второго сумматоров и с третьим входом второго блока памяти соответственно.Идея функционирования предлагаемого устройства заключается в том, что входной составной сигнал с избыточностью дискретизируют в аналого-цифровом преобразователе и получают первую точную оценку. Далее ее...