Дешифратор

Союз Советски кСоциапистическикРеспублик ОП ИСАНИЕИЗЬБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 890386 Ф//-; - .-гао делам изобретений и открытий(54) ДЕШИФРАТОР 10 Изобретение относится к автоматикеи цифровой вычислительной технике иможет быть использовано при построении дешифраторов в преобразователях интервала времени в цифровой код.Известен дешифратор, состоящий излогических элементов 11.Недостаток известного устройствасостоит в сложности его реализациипри дешифрации результата в-тактногопреобразователя интервала времени в цифровой код. Наиболее близким к предлагаемому по технической сущности и схемному15 построению является дешифратор, содер. жащий (с 1-1) элементов И, где с) =1 оо щт".23,Недостаток данного дешифратора также заключается в его сложности, связанной с реализацией сложных логических уравнений при дешифрировании результата преобразования интервала времени в цифровой код. Целью изобретения является упрощение ус 1 ройства.Поставленная цел ь обе спечи вает ся тем, что дешифратор, содержащий (с)-1) элементов И, где с 1 = 1 ос 1 п 1, дополнительно содержит с) суммирующих блоков, причем 1-ий суммирующий блок (1=1-ц) содержит 5; п)2 -11 сумматоров, объединенных в К ярусов, где К равно числу итераций выполнения операции281-1(до полуцение единицы), входы первого яруса сумматоров 1-ого суммирующе го блока соединены сост вет ст венно с выходами переноса сумматоров (1+1)-ого суммирующего блока и с выходом 1-ого элемента И, выходы суммы сумматоров )-ого яруса соединены со входами сумматоров (+1)-ого ярус.з, входы сумматоров первого яруса о-ого суммирующего блока соединены с входа" ми задания времени дешифратора, а последний ярус в с 1-ого суммирующего864 3 8903 5 лока выполнен на полусумматора, выходы суммы сумматоров К-ых всех суммирующих блоков являются выходами дешиф. ратора, первые входы всех элементов И соединены с управляющим входом дешифратора, а вторые входы элементов И соседнего каскада являются информационными входами дешифратора.На чертеже представлена функциональная схема предлагаемого дешифра тора для в-тактного преобразователя интервала времени в цифровой код при в = 16.Этот дешифратор имеет 1 = 1 оу 16= 4 выходов. Количество выходов определяети количество групп, которых также равно в = 4, Предлагаемый дешифратор содержит суммирующие блоки 1-4, состоящие из сумматоров 5. Суммирующий блок 4 содержит также полусумматор 6. Сумматоры 5 и полусумматор 6 объеди-, нены в ярусы 7, К шестнадцами входам суммирующего блока 4 подключены соответственно выходы О Я, , Яц, разрядных триггеров в-тактного счетчи- д ка преобразователи и элементы И 8- 10.На выходе суммы выходного сумматора каждого суммирующего блока (кроме последнего) и полусумматора 6 суммирующего блока 4 формируются логические функции выходного двоичного кода: Ь - с весом 2 , Т , с - с весом 2 . То д - с весом 2, Те - с весом 2 ", То . На входах и выходах сумматоров и полусумматора проставлены весовые коэффициенты. На один из входов сумматора каждого, кроме последнего, суммирующего блока через соответствующие элементы И 8-10 подключены соответственно выходы группы соседнего младшего разряда выходного кода, Вторые входы элементов И 8-10 объединены между собой и соединены с выходом А счетчика преобразователя с весом 2. Т, (где А - логическая функция на выходе счетчика преобразователя, определяющая разрядное число с весом 2, Т ). На входы сумматора суммирующего блока 1 поступают импульсы с весом 2 . То с выходов переноса соответствующих сумматоров вто- ф рого суммирующего блока второй группы. На входы сумматоров второго суммирующего блока 2 поступают импульсы с весом 2 , То с выхода переноса каждого сумматора суммирующего блока 3, 5 з На входы сумматоров суммирующего блока 3 поступают импульсы с весом 2. То с соответствующих выходов переноса сумматоров и полусумматора 6 суммирующего блока 4. Выходы суммы сумматоров каждого суммирующего блока соединены соответственно со входами сумматоров своей группы, Бсли к сумматору для в-тактного преобразователя интервала времени в цифровой код при в = 16 добавить 16 сумматоров, образовав тем самым пятый суммирующий блок, который формирует на выходе разрядное число с весом 2 .Т, а на выходе суммирующего блока 4 вместо полусумматора 6 поставить сумматор, один вход которого соединить через элемент И с выходом пятой группы и с выходом А счетчика преобразователя, то получим дешифратор для тридцатидвухтактного преобразователя интервала времени в цифровой код. При этом шестнадцать входов представленного на чертеже дешифратора необходимо соединить с выходом переноса всех сумматоров пятого суммирующего блока.Ко входам сумматоров пятого суммирующего блока группы подключаютсясоот ветст вующие выходы т ридцат идвухтактного счетчика преобразователя. Изъяв из представленной на чертеже схемы четвертый суммирующий блок, получим дешифратор для восьмитактного преобразователя, при этом восемь входов сумматоров третьего суммирующего блока подключаются соответственно к выходам восьмитактного счетчика преобразователя. Аналогично первый и второй суммирующие блоки образуют дешифратор для четырехтактного преобразователя интервала времени в цифровой код.Дешифратор работает следующим образом.в-тактный счетчик в-тактного преобразователя интервала времени в цифровой код при любом в всегда имеет четчетное количество состояний, причемполовина этих состояний приходится на время, когда А = 0, и половина -когда Р = 1. Вес единицы младшего разряда в-тактного счетчика равенЬ - - -, а если выбрано кратно степениТ двух (4, 8, 16, 32 и т,д.), то Д=89038 б Ьгодаря введению логических элементовИ 8-10 удалось создать простую схемукоммутации устройства с процессапростого суммирования единиц на проу цесс суммирования с одновременным 1 преобразованием в дополнительном коде /результата в прямой код. формула изобретения 5цы) . Поэтому простое суммирование единиц с выходов разрядных триггеров и-тактного счетчика с помощью сумматоров определит число, зафиксированное в данный момент в и-тактном счет чике при Л = О. В случае, когда А = получить искомое число можно также суммированием, но при этом состояние логической единицы разрядных триггеров п-тактного счетчика необходимо принимать равной Ь, а состояние логического нуля 26. Такое построение дешифратора потребует вдвое большее количество сумматоров по сравнению с предлагаемой схемой. Если при А = 1 суммировать только логические единицы, то на выходе дешифратора, построенного на сумматорах, результат выражается в дополнительном коде. В этом .случае при А = 1 на выходе дешифратора, построенного на сумматорах, необходимо включать в работу преобразователь дополнительного двоичного кода в прямой. Это также значительно усложнит дешифратор.В предлагаемом дешифраторе в сум" маторах производится сложение единиц, но при А = 1 в работу включаются элементы И 8-10, с помощью которых выход соседнего младшего разряда соединяется со входом сумматоров старшего разряда, за сцет чего значение младшего разряда при А = 1 суммируется со знацением старшего разряда, в результате происходит автоматицеское преобразование дополнительного двоичного кода (получающегося от суммирования единиц и-тактного счетчика при А = 1) в прямой двоичный код, Когда А = О, элементы И 8-10 выключены и не оказывают влияния на оаботу дешифратора.Применение в дешифраторе сумматоров упрощает дешифратор по сравнению с построением его на логицеских элементах И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ и т. и.) и позволяет производить как операцию сложения, так и операцию преобразования дополнительного кода в прямой на одних и тех же элементах. БлаДешифратор, содержащий (ц) элементов И, где о = 1 оцп, о т л ич а ю щ и й с я тем, что, с целью5упрощения устройства оно содержит осуммирующих блоков, причем -ый сум.ирующий блок (1=1-ц) содержит5;" 2 . сумматоров, объединенных вК ярусов (где К равно. числу итераций30 1 25;-1еипопиеиил операции 1 1(до получения единицы), входы сумматоров первого яруса -го суммирующего блокасоединены соответственно с выходами2 переноса сумматоров (+1)-ого суммирующего блока и с выходом -ого элемента И, выходы суммы сумматоров )-гояруса соединены со входами сумматоровЦ+1)-ого (=1-К) яруса, входы суммазр торов первого яруса о-го суммирующего блока соединены с входами заданиявремени дешифратора, а последнийярус о-го суммирующего блока выполненна полусумматора, выходы суммы сумматоров К-ых всех суммируюЩих блоковявляются выходами дешифраторов, пер:вые входы элементов И соединены с управляющим входом дешифратора, а вторые входы элементов И соседнего каскада являются информационными входамидешифратора.Источники информации,принятые во внимание при экспертизе1. Алексеенко А.Г. Основы микросхемотехники. М., "Советское радио",1977 с 52-88.2. Трацик В. Дискретные устройстваавтоматики. М "Энергия", 1978,с. 92-120 (прототип).890386 Составитель М. Аршавскийедактор М. Недолуженко Техред,И.Нинц Корректор Н. Ивыдк ое аказ 110"Патент жгород, ул. Проектная,лиал П 78 Тираж ВНИИПИ Государствепо деламизобре 035, Москва, Ж,748 Подпного комитета СССРений и открытийРаушская наб., д. Ч 5