Преобразователь двоичного кода в позиционный код со смешанным основанием

Номер патента: 945860

Авторы: Баженов, Кремез, Москаленко, Роздобара, Фомин

ZIP архив

Текст

Союз СоветсиикСоциалистическиРеспублик ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 945860(б 1) Дополнительное к авт, свнд-ву(22)Заявлено 02.12.80 (21) 3211760/18" 2 Йс присоединением заявки М(53)М. Кл. С 06 Г 5/02 6 кудаустюыб кавтат ИСР вв деааи зобретвей в ютвуытвйДата опубликования описания 2.07,82) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ПОЗИЦИОННЫЙ КОД СО СИЕШАННЫ ОСНОВАНИЕМ ого кодаавны зиционслам ФиК 1Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в специализированных вычислительных машинах,Известен преобразователь двоичного кода в код с основаниями, равными числам фибоначчи, содержащий сдвиговый регистр, два сумматора, два регистра, блок управления и элемент И 11Недостаток известного преобразователя состоит в низком быстродействии,Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичного кода в позиционный код со смешанным основанием, содержащий сдвиговый регистр, блок управления, гене" ратор импульсов, формирователь экви а валентов и вычитатель 2.Недостаток известного преобразователя.состоит в относительно низком быстродействии и невозможности преоб" разования двоичн в поный код с весами, р ми чибоначчи.Целью изобретения является повышение быстродействия и расширения фун циональных возможностей, заключающееся в,преобразовании двоичного кода в позиционный код с основаниями, рав" ными числам Фибоначчи.Поставленная цель достигается тем, что в преобразователь двоичного кода в позиционный код со смешанным основанием, содержащий сдвиговый регистр, блок управления, генератор импульсов, формирователь эквивалентов и вычитатель, первый информационный вход которого соединен с первым информацион" ным выходом формирователя эквивален" тов, второй информационный вход вычитателя является информационным входом преобразователя, синхровход сдвигово" го регистра соединен с тактовым выходом блокауправления, тактовый вход которого соединен с выходом генерато"9 Ц 86 п, азадержки первой группы является выле- ходом разрешения сдвига Формировате-. и ля эквивалентов, выходы первого и второго элементов задержки второй груп"пы соединены соответственно с вторым ст- входом второго элемента ИЛИ и первыми ны входами элементов И шестой группы,первый вход третьего элемента ИЛИ является первым управляющим входом форт О мирователя эквивалентов и соединенс вторыми входами элементов И третьей хо- группы, выходы которых являются инфород мационными выходами формирователя экс вивалентов, второй вход первого элеодмента ИЛИ является вторым управляющим щие входом формирователя эквивалентов и ен соединен с входом первого элементазадержки второй группы, и через элемент задержки соединен с первыми вхо 20 дами элементов И седьмой группы, тре 1 ий управляющий вход Формирователя о- вквивалентов соединен с вторым входомтретьего элемента ИЛИ, выход которо- и- го соединен с входом первого элемента ШЕ,г 5 задержки первой группы, входом обнуер" ления второго регистра и вторыми вхогдами элементов И второй группы, выходы элементов И первой, второй и седьмой групп соединены соответственнозв с первым, вторым и третьим информациго онными входами вычитателя,выходы которого соединены с вторыми входами о- элементов И четвертой группы, выходы о которых сеединены с. входами второго ен- регистра, выходы второго, третьего ифет- четвертого регистров соединены соот" к- ветственно с вторыми входами элементов И пятой, шестой и седьмой групп,3ра импульсов, введены шифратор выхо ного. кода, первая и вторая группы э ментов И и схема сравнения, первая вторая группы информационных входов которой соединены с выходами элемен тов И первой и второй групп соответ венно, первые входы которых соедине с разрядными выходами сдвигового ре гистра, а вторые входы элементов И первой и второй групп соединены соо ветственно с разрядными выходами вы читателя и вторым информационным вы дам пормирователя эквивалентов, вых позиционного кода которого соединен информационным входом шифратора вых ого кода, первый и второй управляю входы которого соединены соответств но с выходами БОЛЬВЕ и РАВНО схемы сравнения,.управляющий вход которой соединен с выходом старшего разряда сдвигового регистра, вход сброса ко торого соединен с выходом сброса бл ка управления, первый, второй и тре тий управляющие входы которого соед нены соответственно с выходами БОЛЬ РАВНО, ИЕНЬВЕ схемы сравнения и. с и вым, вторым и третьим управляющими входами формирователя эквивалентов, выход разрешения сдвига которого со единен с входом разрешения сдвига блока управления, вход пуска которо является входом пуска преобразовате ля, информационный выход которого с единен с выходом шиФратора выходног кода, первый и второй входы эквивал тов преобразователя соединены соотв ственно с первым и вторым входами э вивалентов формирователя эквивалентов, и тем, что в нем Формирователь эквивалентов содержит четыре регистра, о вычитатель, семь групп элементов И, три элемента ИЛИ, элемент задержки, две группы последовательно соединенных элементов задержки из шести и двух элементов задержки соответственно и дешифратор, входы которого соединены с выходами первого регистра, являющимися информационным выходом формирователя эквивалентов, и первыми входами элементов И первой, второй и третьей групп, выходы с первого по пятый элементов задержки первой группы соединены соответственно с первыми входами элементов И четвертой группы, первым входом первого элемента ИЛИ, вторыми входами элементов И первой55 группы, первым входом второго элемента ИЛИ, первыми входами элементов И пятой группы, выход шестого элемента выходы второго и первого элементов ИЛИ соединены соответственно с входами обнуления вычитателя и первого регистра, первый и второй информацион" ные входы которого соединены соответственно с выходами элементов И пятой и шестой групп, входы третьего и чето вертого регистров являются информационным входом формирователя эквивалентов, третий информационный вход пер" вого регистра и информационный вход третьего регистра являются первым входом эквивалента Формирователя эквивалентов, четвертый информационныйвход вычитателя является вторым входом эквивалента Формирователя эквивалентов, а также тем, что в нем блокуправления содержит два элемента ИЛИ,триггер и элемент И, первый вход которого является тактовым входом блока управления, выходом которого являет5 945860 6 ся выход элемента И, второй вход ко- ливается в единичное состояние, сигторого соединен с единичным выходом нал с генератора 1 импульсов через триггера, единичный и нулевой входы элемент И 10 проходит на сдвиговый которого соединены соответственно с регистр 3 и устанавливает старший развыходами первого и второго элемен- з ряд регистра в "1.". В результате зтотов ИЛИ, первый и второй входы перво- го старшие разряды преобразуемого .го элемента ИЛИ являются соответст- числа и Фибоначчиевого эквивалента венно входами разрешения сдвига и на- через группы элементы И 7 и 8 посту" чала преобразования блока управления, пают в схему 9 сравнения на парафазпервый, второй и третий входы второ ные входы триггеров 47 и 48 и устаго элемента ИЛИ являются соответствен. навливают их в "1" или "0". В качестно первым, вторым и третьим управля- ве триггеров 47 и 48 могут быть исющими входами блока управления, пользованы триггеры Ю-типа. ЕслиНа чертеже представлена структур- триггер 47 в единичном состоянии, а ная схема предлагаемого преобразова триггер 48 в нулевом состоянии, т.е.преобразуемое число больше фибонач.Она содержит генератор 1. импуль- циевого веса старшего разряда, то сов, блок 2 управления, сдвиговый ре" сигнал с выхода элемента И 50 через гистр 3, формирователь 4 эквивалентов, элементы ИЛИ 30 и 39 поступает в Форшифратор 5 выходного кода, вычита" го мирователь 4 эквивалентов и на шифтель 6, группы элементов И 7 и 8, схе- ратор 5, а также в блок управления 2. му 9 сравнения, В результате триггер 11 через элеБлок 2 управления, предназначенный мент ИЛИ 13 устанавливается в "0" для управления работой регистра 3, и тем самым препятствует поступле" состоит из элемента И 10, триггера 11 д нию импульсов с генератора на сдвигодвух элементов ИЛИ 12 и 13, Формиро- вый регистр 3, а сам сдвиговый регистратель эквивалентов 4, предназначенный обнуляется в старший разряд регистля Формирования весов разрядов фибой ра 40 через группу элементов И 41 наччиевой системы счисления, содержит с выхода дешифратора 38, на вход коэлементы задержки 14"22, группы эле- зв торого с регистра 35 поступает код ментов И 23-29, три элемента ИЛИ 30- , фибоначчиевого веса старшего разря, четыре регистра 33-36, вычита" да, заносится "1". Одновременно с тель 37, дешифратор 38. Элементы за- этим фибонацчиевый вес ь"го разряда держки сгруппированы в первую группу 1 старшего) через группу элементов И 28 из шести последовательно соединенных поступает с выхода регистра 35 в выэлементов 14" 17, 19 и 21 задержки, читатель 6, где происходит образовавторую группу последовательно, ооеди" ние остатка, а через группу элеменненных элементов 18 и 22 задержки и тов И 29 в выцитатель 37 для образо- элемент 20 задержки, шифратор 5 вы- вания фибонацчиевого веса следующеходного кода состоит из элемента ИЛИ 39,щ го ( = 1) разряда. Согласно алгорит" регистра 40 и группы элементов И 41. му обРазования весов в ФибоначчиевойСхема 9 сравнения, предназначен" системе счисЛения, вес (1 = 1) раз" ная для сравнения фибонацчиевого эк- ряда ( = 1; " ц; . Этим же сигналом вивалента и остатка, состоит из эле- .производится обнуление регистра 36, ментов И 42-44, двух элементов НЕ 45на который через группу элементов И 27 .и 46, двух триггеров 47 и 48, элемен" заносится код Фибоначчиевого веса та ИЛИ 49 и элемента И 50. о :,После этого через элемент ИЛИ 32Преобразователь работает следую- происходит обнуление вычитателя 37 и щим образом, на него через группу элементов И 25Предварительно на вычитатель 6 на- заносится Фибоначчиевый вес о. пос"1 у :капливающего типа заносится преобра" ле чего через элемент ИЛИ 31 происхозуемое число, на регистры 34 и 35 за- дит обнуление регистра 35 и запись носится вес старшего фибоначчиевого в него через группу элементов И 24 разряда о. и на вычитатель 37 и ре" фибоначчиевого веса ц 1 , затем через гистр 33 - вес о. Фибоначчиевого элемент ИЛИ 12 происходит установка1+1 "Иразряда. Остальные регистры находят- триггера 11 в "1" и очередной импульс ся в нулевом состоянии . При поступ- с генератора проходит на регистр 3 лении сигнала нацала преобразования и устанавливает в "1" старший разряд на элемент ИЛИ 12 триггер 11 устанав- после чего ясе повторяется. Если тригФормула изобретения 9458гер 47 находйтся в нулевом состоянии,а триггер 48 в единичном состоянии,т.е. преобразуемое число ( или остаток) меньше фибоначчиевого эквивалента, то сигнал через элемент И 44 поступает в Формирователь эквивалентов 4 для образования следующего младшего фибоначчиевого веса, Одновременно сигнал поступает в блок управления, где устанавливает в "0" регистр 30и блокирует прохождение импульсов ге"нератора 1. Если при сравнении одно"именных разрядов остатка и фибоначчи"евого эквивалента триггеры 47 и 48находятся в одинаковом состоянии, 15т.е. оба. или в "О" или в "1", то черезвремя, необходимое для установки в"О" триггера, очередной импульс с ге"нератора производит сдвиг единицы врегистре 3, и таким образом происходит сравнение следующих младших разрядов, При сравнении последних млад"ших разрядов сигнал с выхода сдвигового регистра через элементы И 42или 43, в зависимости от того, в каком состоянии находятся триггеры 47и 48 и элемент ИЛИ 49, поступает одновременно в шифратор 5 выходногокода для записи "1" в соответствую"щий разряд регистра 40, в результатечего на выходе регистра получаем Фи"бонэччиевый код, в Формирователь эквивалентов - для сброса в "0" регистра 35 и вычитателя 37 и установки вних через группы элементов. И 23 и26 начальных значений Фибоначчиевыхвесов о, и о, и в блок управления .1для обнуления сдвигового регистра истановки в "О" триггера 1. В результате этого преобразователь приведен в исходное состояние и готовк преобразованию нового двоичного кода. Элементы задержки необходимы длясинхронизации работы преобразователя,45 Таким образом, предлагаемый преоб- разователь позволяет повысить скорость преобразования кодов из двоичной системы счисления в фибоначчиевую систе му счисления по сравнению с известным за счет совмещения во времени процесса Формирования Фибоначчиевого веса ц. и значения 1-го разряда Фибоначчи-1евого кода, а также за счет использования классических двоичных вычитате" лей вместо Фибоначчиевых сумматоров, быстродействие которых значительно ниже. бО 8Так, максимальное время сложениядвух кодов в двоичной системе счисленияСс,= (+1)Тс, это же время в фибоначчйевой системе счисления=6+ )фс,где с - время сложениянормальных кодов,лю 1+1СЛСОтсюда для сорокаразрядныхкодов максимальное время сложенияв двоичной системе счисления при"близительно в 10 раз меньше, чем вфибоначчиевой системе счисления,Преимуществом предлагаемого преобразователя является также возможностьсовмещения во времени процессов формирования веса о и сравнения весао с преобразуемым числом, причемсравнение происходит без восстановления остатка, что также повышает,скорость преобразования по сравнению сизвестным устройством,Преобразователь двоичного кода в йозиционный код со смешанным основанием, содержащий сдвиговый регистр, блок управления, генератор импульсов, Формирователь эквивалентов и вычитатель, первый,информационный вход которого соединен с первым информационным выходом формирователя эквивален" тов, второй информационный вход вы" читателя является информационным.вхо" дом преобразователя, синхровход сдви" гового регистра соединен с тактовым выходом блока управления, тактовый вход. которого соединен с выходом генератора импульсов, о т л и ч а юю щ и й с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей, заключающегося в преобразовании двоичного кода в позиционный код с основаниями/, равными числам Фибоначчи, в него вве" дены шифратор выходного кода, первая и вторая группы элементов И и схема сравнения, первая и вторая группы информационных входов которой соединены с выходами элементов И пер - вой и второй групп соответственно, первые входы которых соединены с разрядными выходами сдвигового регистра, а вторые входы элементов И первой и второй групп соединены соотвеТственно с разрядными выходами вычитателя и вторым информационным выходом Формирователя эквивалентов, выход позиционного кода которого соединен с йн формационным входом шифратора выходного кода, первый и второй управляющие входы которого соединены соответственно с выходами БОЛЬШЕ и РАВНО схемы сравнения, управляющий входкоторой соединен с выходом старшего разряда сдвигового регистра, вход сброса которого соединен с выходом сброса блока управления, первый, вто рой и третий управляющие входы которого соединены соответственно с выходами БОЛЫЕ, РАВНО, МЕНЬШЕ схемы,сравнения и с первым, вторым и третьим ,управляющими входами Формирователя 15 Ьквивалентов, выход разрешения сдви" га которого соединей с входом разрешения сдвига блока управления, вход пуска которого является входом пус" ка лреобразователя, информационный щ выход которого соединен с выходом шифратора выходного кода, первый и вто-. рой входы эквивалентов преобразователя соединены соответственно с первым и вторым входами эквивалентов фор" 25 мирователя эквивалентов. 2. Преобразователь по п. 1, о т -. л и ч а ю щ и й с я тем, что в нем формирователь эквивалентов содержит ЗО четыре регистра, вычитатель, семь групп элементов И, три элемента ИЛИ, ,элемент задержки, две группы последовательно соединенных элементов задержки из шести К двух элементов за- Здержки соответственно и дешифратор, входы которого соединены с выходами первого регистра, являющимися информационным выходом формирователя эквивалентов и первыми входами элементов Ищ первой, второй и третьей групп, выходы с первого по пятый элементов задержки первой группы соединены соот" ветственно с первыми входами эле" ментов И четвертой группы, первым вхо 5 дом первого элемента ИЛИ, вторыми входами элементов И первой группы, первым входом второго элемента ИЛИ, первыми входами элементов И пятой группы, выход шестого элемента за" держки первой группы является выходом разрешения сдвига Формирователяэквивалентов, выходы первого и второго элементов задеожки второй группы соединены соответственно с вторым входом второго элемента ИЛИ и пер"55 выми входами элементов И шестой группы, первый вход третьего элемента ИЛИ является первым управляющим входом 60 1 Оформи рователя э кви валентов и соединенс вторыми входами элементов И треть"ей группы, выходы которых являются информационными выходами формирователяэквивалентов, второй вход первого элемента ИЛИ является вторым управляющимвходом формирователя эквивалентов исоединен с входом первого элемента за"Ьдержки второй группы и через элементзадержки соединен с первыми входамиэлементов И седьмой группы, третий уп"равляющий вход формирователя эквивален-.тов соединен с вторым входом третьегоэлемента ИЛИ, выход которого соединенс входом первого элемента задержкипервой группы, входом обнуления второго регистра и вторыми входами элементов И второй группы, выходы элемен"тов И первой, второй и седьмой группсоединены соответственно с первым,вторым и третьим информационными входами вычитателя,выходы которого соеди"нены с вторыми входами, элементов Ичетвертой группы, выходы которых соединены с входами второго регистра,выходы второго, третьего и четвертогорегистров соединены соответственнос вторыми входами элементов И пятой,шестой и седьмой групп, выходы второго и первого элементов ИЛИ соединенысоответственно с входами обнуления вычитателя и первого регистра, первый ивторой информационные входы которогосоединены соответственно с выходамиэлементов И пятой и шестой групп,вхо"ды третьего и четвертого регистровявляются информационным входом формирователя эквивалентов, третий инфор"мационный вход первого регистра и информационный вход третьего регистраявляются первым входом эквивалентаформирователя эквивалентов, четвертыйинформационный вход вычитателя является вторым входом эквивалента формирователя эквивалентов,М3. Преобразователь по пи, 1 и 2,о т л и ч а ю щ и й с я тем, что, в нем блок управления содержит два элемента ИЛИ, триггер и элементИ, первый вход которого является такто" вым входом блока управления, выходом которого является выход элемента И, второй вход которого соединен с единичным выходом триггера, единичный и нулевой входы которого соединены соответственно с выходами первого 1М второго элементов ИЛИ, первый и второй входы первого элемента ИЛИ яваказ 5332/6 ИИПИ жгород, ул. Проектная,филиал ППП "Патент ляются соответственно входами разре.шения сдвига и начала преобразованияблока управления, первый, второй итретий входы второго элемента ИЛИ.являются соответственно первым, вторым и третьим управляющими входамиблока управления. 586012Источники информации,принятые во внимание при экспертизе. 1. Авторское свидетельство СССРй 662933, кл. 6 06 Г 5/02, 1976.2. Авторское свидетельство СССРй 720424, кл. С 06 Р 5/02, 195

Смотреть

Заявка

3211760, 02.12.1980

ВОЕННЫЙ ИНЖЕНЕРНЫЙ КРАСНОЗНАМЕННЫЙ ИНСТИТУТ ИМ. А. Ф. МОЖАЙСКОГО

БАЖЕНОВ ЮРИЙ МИХАЙЛОВИЧ, КРЕМЕЗ ГЕОРГИЙ ВАЛЬТЕРОВИЧ, РОЗДОБАРА ВИТАЛИЙ ВЛАДИМИРОВИЧ, МОСКАЛЕНКО АЛЕКСАНДР ИВАНОВИЧ, ФОМИН АЛЕКСАНДР ВАСИЛЬЕВИЧ

МПК / Метки

МПК: G06F 5/02

Метки: двоичного, код, кода, основанием, позиционный, смешанным

Опубликовано: 23.07.1982

Код ссылки

<a href="https://patents.su/6-945860-preobrazovatel-dvoichnogo-koda-v-pozicionnyjj-kod-so-smeshannym-osnovaniem.html" target="_blank" rel="follow" title="База патентов СССР">Преобразователь двоичного кода в позиционный код со смешанным основанием</a>

Похожие патенты