Преобразователь двоично-десятичной дроби в двоичную дробь

гистра служебной информации и третьиминформационным входом распределителяимпульсов, первый, второй, третий ичетвертый выходы которого соединенысоответственно с тактовыми входамирегистра тетради, первого дешифратора, сумматора и счетчика адреса,первый выход регистра двоичного порядка является выходом порядка преобразователя 23.Недостаток известного преобразоОвателя также состоит в относительнонизком быстродействии, связанном снеобходиМостью умножения полноразрядных чисел.Цель изобретения - повышениебыстродействия. 15Поставленная цель достигается тем,что з преобразователь двоично-десятичной дроби в двоичную дробь дополнительно введены сдвигатель, второйдешифратор, второй блок памяти, вход 2 Окоторого соединен с выходом второгодешифратора, а выход соединен с входом регистра двоичного порядка, второй выход которого соединен с управляющими входами сдвигателя, информационный вход которого соединен с выходом. перного блока памяти, выходсдвигателя соединен со вторыми входами элементов И группы, а первый,второй и третий входы второго дешифратора соединены соответственно с пятым выходом распределителя импульсов,вторым и третьим выходами регистраслужебной информации.Кроме того, н преобразователесчетчик адреса выполнен реверсивным,На чертеже представлена блок-схема предлагаЕмого преобразователя.Схема включает информационныйвход 1, регистр 2 тетрады, первый дешифратор 3, группу элементон И 4, сум матор 5, выходы 6 мантиссы преобразователя, вход 7 пуска преобразователя,генератор 8 импульсон, распределитель 9 импульсов, управляющий вход10 преобразователя, вход 11 десятичного порядка преобразователя, вход12 знака порядка преобразователя,вход 13 признака десятичной мантиссыпреобразователя, регистр 14 служебной информации, ренерсивный счетчик15 адреса, регистр 16 двоичного порядка, выход 17 порядка преобразователя, первый блок 18 памяти, сдвигатель 19, второй дешифратор 20, второй блок 21 памяти,1Управляющий вход 10 служит для подачи управляющего сигнала с устройства ввода не показан). Первый выход распределителя 9 импульсов соединен с выходом регистра 2 тетрады длясднига его содержимого на дне позиции в сторону младших разрядон. Вто"рой и третий выходы распределителя9 импульсон соответственно соединеныс вторым входом первого дешифратора 3и входом сумматора 5 для подачи сигна ла анализа и сдвига содержимого сумматора 5 на две позиции в сторону младших разрядов, Выход первого блока 18 памяти соединен с первым входом сдвигателя 19 для подачи двоичного эквивалента вида 10-Р . Выход второ+го дешифратора 20 соединен с входом второго блока 21 памяти, хранящего двоичные порядки. Выход сдвигателя 19 соединен с вторым входом элементов И 4 группы для передачи приведенного двоичного эквивалента вида 10-Р " 2Преобразование осуществляется в соответствии со следующим соотноше- нием где А - двоичная мантисса;щ - двоичный порядок;1 - номер десятичного разряда;Т - тетрада десятичного числа;Р - десятичный порядок,+Р 10 ") 2- - приведенный двоичный эквивалент,Преобразование двоично-десятичного числа основано на суммированиипроизведений десятичных тетрад наприведенный двоичный эквивалент иприсвоении результату необходймогодвоичного порядка. Причем приведенфмиый двоичный эквивалент (10-Р ,1 2 -фполучается из двоичного эквивалента10 Р , хранимого н первом блоке 18памяти, путем сдвига на 2Соотношение (1) реализуется вследующей последовательности.По входу 7 поступает сигнал "Пуск"на генератор 8 импульсов, которыйвырабатывает серию импульсов, Этасерия поступает на распределитель 9импульсов. Затем на регистр 14 служебной информации поочередно поступают знак десятичного порядка, десятичный порядок и признак десятичноймантиссы по входам 11-13. После этого по нходу 1 на регистр 2 тетрадыпоступает старшая тетрада преобразуемого двоично-десятичного числа,Одновременно по нходу 10 поступаетуправляющий сигнал, который запускает распределитель 9, обеспечивающийнормальное функционирование всегопреобразователя в целом. В первомтакте счетчик 15 устанавливает некоторый адрес, который определяетсявеличиной и знаком десятичного порядка. Во втором такте он изменяет своесостояние на единицу (отрицательнуюпри Р 0, положительную при Р(0 ), устанавливая тем самым истинный адресобращения к блоку 18 памяти. Счетчик15 адреса выполнен реверсивным, т.е,работает в двух режимах: режиме вычитания и суммирования импульсов. Приэтом во втором такте первого циклаон работает в режиме нычитания импульсов, во всех последующих циклахв режиме суммирования импульсов. Одновременно во втором такте дешифратор20 устанавливает адрес обращения повторому блоку 21 памяти. В третьемтакте производится обращение к первому и второму блокам 18 и 21 памяти.При этом иэ первого блока 18 памятичитаешься двоичный эквивалент вида10 - , соответствующий старшейтетраде, хранящейся на регистре 2тетрады. Первый блок 18 памяти хранит 2 двоичных эквивалентов. Еслибы не было сдвигателя 19, то требовалось бы хранить 2 массивов по+4двоичных эквивалентов в каждом.Сдвигатель 19 совместно с регистром16 двоичного порядка позволяют получить необходимые приведенные двоичные эквиваленты. В четвертом тактепроизводится образование прведенногодвоичного эквивалента 10 Р 2 - путемсдвига двоичного эквивалента, поступившего на вход сдвигателя 19, на 20величину, хранимую в регистре 16 двоичного порядка. Направление сдвигаопределяется знаковым разрядом последнего, Сдвигатель 19 конструктивновыполнен в виде нескольких ступеней, 25каждая иэ которых передает информацию либо со сдвигом, либо без сдвигав зависимости от того, нуль или единицу имеет соответствующий разряд регистра 16. В пятом такте первый дешиф ЗОратор 3 производит анализ состояниямладшей пары разрядов регистра 2тетрады и происходит передача приведенного двоичного эквивалента черезгруппу элементов И 4 на сумматор 5.При этом дешифратор 3 вырабатываеттри типа передач: памяти кодом, прямым кодом со сдвигом на одну позицию в сторону старших разрядов, дополнительным кодом. В шестом тактепроизводится суммирование передаваемой информации с содержимым сумматора 5. Б седьмом такте производитсясдвиг в сторону младших разрядов надве позиции содержимого регистра 2тетрады и сумматора 5, В восьмом такте первый дешифратор 3 анализируетсостояние младшей пары разрядов регистра 2 и производится передача двоичного эквивалента со сдвигателя 19на сумматор 5 либо прямым кодом, улибо прямым кодом со сдвигом на одну позицию в сторону старших разрядов, либо дополнительным кодом,В девятом такте производится суммирование содержимого сумматора 5 с первым частичным произведением. На этомцикл преобразования старшей тетрадызаканчивается,С приходом последующих тетрадописанный процесс чтения двоичныхэквивалентов вида 10-Р и образования приведенных двоичных эквивалентовповторяется еще Ц -1) раз и аналогичен работе в первом цикле. Отличиесостоит в том, что во втором и последующих циклах счетчик 15 работает только в су;лирующем режиме, а расши 4ровка адреса и чтение из второго блока 21 памяти не производится, таккак величина сдвига определяется двоичным порядком, хранящимся на регистре 16 двоичного порядка и записаннымв первом цикле. Съем результата преобразования производится с сумматора5 и регистра 16 двоичного порядка.Причем знак двоичного порядка противоположен знаку производимого сдвига.Для выявления технико-экономичесого эффекта следует отметить, чтороцесс преобразования в известномпреобразователе осуществляется в дваэтапа. Причем на первом этапе производится суммирование произведениЯпреобразуемых тетрад на соответствующие им двоичные эквиваленты, а навтором сумма двоичных эквивалентовтетрад умножается на считываемый изблока памяти двоичный коэффициент,однозначно определяемый по величинеи знаку десятичного порядкаНа втором этапе требуется умножение полноразрядных чисел,В предлагаемом устройстве умножения полноразрядных чисел производитьне нужно, так как блок памяти хранитприведенные двоичные эквиваленты вида 10 -Р-". Поэтому выигрыш равен времени, затрачиваемому на умножениедвух и разрядных чисел.Формула изобретенияПреобразователь двоично-десятичнойдроби в двоичную дробь, содержащий регистр тетрады, вход которого является информационным входом преобразователя, первый дешифратор, группу элементов И, сумматор, генератор импульсов, вход которого является входом пуска преобразователя, распределитель импульсов, регистр служебной информации, счетчик адреса, регистр двоичного порядка, первый блок памяти, вход которого соединен с выходомсчетчика адреса, выход регистра тетрады соединен с информационным входом первого дешифратора, выход которого соединен с первыми входами элементов И группы, выходы которых соединены с входом сумматора, выходы сумматора являются выходами мантиссы преобразователя, выход генератора импульсов соединен с тактовым входом распределителя импульсов, управляющий вход которого является управляющим входом . преобразователя, первый информационный вход распределителя импульсов соединен с первым выходом регистра служебной информации, первый, второй и третий входы которого соответственно являются входом десятичного порядка преобразователя, входом знака порядка преобразователя и входом признака десятичной мантиссы преобраэовате860053 Составитель И.АршавскийТехред А. Бабинец Корректор с дак Лежнина Тираж 745сударственногоам изобретениЯМосква, Ж,ПодписноССР э 7548/73 Вомитет откры шская ИИПИпо д13035 аб., д П "Патент", г. ужгород, ул. Проектная,а ля, второй выход регистра служебнойинформации соединен со вторым информационным входом распределителя импульсов и первым входом счетчика адреса, второй вход которого соединенс третьим выходом регистра служебнойинформации и третьим информационнымвходом распределителя импульсов, первый, второй, третий и четвертый выходы которого соединены соответственно с тактовыми входами регистра тетрады, первого дешифратора, сумматора(и счетчика адреса, первый выход регистра двоичного порядка является выходом порядка преобразователя, о тл и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены сдвигатель, второй дешифратор, второй блок памяти, входкоторого соединен с выходом второгодешифратора, а выход соединен с входом регистра двоичного порядка, второй выход которого соединен с управляющими входами сдвигателя, информационный вход которого соединен с выходом блока памяти, выход сдвигателясоединен со вторыми входами элементовИ группы, а первый, второй и третийвходы второго дешифратора соединенысоответственно с пятым выходом распределителя импульсов, вторым итретьим выходами регистра служебнойинформации.10 2. Преобразователь по и. 1, о тличающийся тем,чтовнемсчетчик адреса выполнен реверсивным.Источники информации,принятые во внимание при экспертизе15 1. Авторское свидетельство СССРпо заявке 9 2649587/24кл. 006 Р 5/02, 1975.2. Авторское свидетельство СССРпо заявке М 2818807/24,кл. 606 Г 5/02, 20,08.79 (прототип).