Селектор импульсов

ьснои содеруп- менты памятивыходамии третийны с вых Изобретение относится к импул технике.Известен селектор импульсов, жащий два регистра сдвига, блок равления и ввода, логические зле И, генератор опорного сигнала 1,Данный селектор импульсов не обеспечивает достаточной точности.Наиболее близким по технической сущности к предлагаемому является селектор, содержащий входной элемент И, один вход которого соединен с входной шиной, второй вход соединен с первым входом переключателя и первым выходом блока управления, а выход - с первым входом блока памяти и первым входом элемента И, второй вход которого соединен с выходом блока памяти а :третий вход - с вторым выходом блока управления, входы разрядов блокасоединены с соответствующимиблока управления, а второй входы блока памяти соединеодами переключателя, второйвход которого подключен квыходу блока управления,выход которого соединен сдом выходного элемента И,ка управления соединен с шила сброса 2,Однако такое устройствнедостаточной точностью сния,Цель изобретения - повышности селектирования отделпульсов. третьему етвертый первым в а вход но бладае ктиров о ьных аПоставленная цель достигается тем, что в селектор, содержащий входной элемент И, один вход которого соединен с, . входной шиной, второй вход соединен с первым входом переключателя и первым выходом блока унравления,а выход - с Первым входом блока памяти и первым входом элемента И,второй вход которого соединен с выходом блока памяти, а третий вход - с вторым выходом блока управления, входы разрядов блока памя,ти соединены с соответствующими вы8494ходами блока управления, а второй и третий входы блока памяти соединены с выходами переключателя, второй вход которого подключен к третьему выходу блока управления, четвертый выход ко"5 торого соединен с первым входом выходного элемента И, а вход блока управления соединен с шиной сигнала сброса, введены блок сравнения, сумматор рассогласования и элемент задержки, пер вый вход которого соединен с входом сумматора рассогласования и третьим выхоцом блока управления, второй вход сумматора рассогласования подключен к выходу входного элемента И, а выходы 15 сумматора рассогласования соединены соответственно со вторыми входами выходного элемента И и элемента задержки, третий вход которого подключен к шине сигнала запуска, а выход - ко втоО рому входу блока управления, пятый и шестой выходы которого соединены с первым и вторым входами блока сравнения, третий вход которого Подключен к выходу элемента И, а четвертый вход- к шине. сигнала, кода, блок сравнения содержит счетчик, входы которого соединены с первым и третьим входами блока сравнения, буферный регистр,.входы которого соединены со вторым и четвер-Зо тым входами блока сравнения, и сумматор по модулю два, входы которого подключены к выходам упомянутых счетчика и буферного регистра.На чертеже изображена структурная электрическая схема селектора.Описываемый селектор содержит блок 1 памяти, элементы И 2-4, переключатель 5, блок 6 управления, состояшдй из счетчика 7, дешифратора 8, 40 триггеров 9,10, элементов И 11 и 12, генератора 13, блока 14 сравнения, состоящего из счетчика 15, сумматора 16 по модулю;два,буферного регистра 17, сумматор 8 рассогласования, элемент 45 19 задержки. Входной сигнал подан на шику 20, на шины 21, 22 и 23 поданы сигналы сброса, кода и запуска, Выходные сигналы снимаются с выходов 24 и 25. 50Селектор работает следующим образом.Под.действием внешнего импульса сброса, подаваемого на шину 21, счетчики 7 и 15 устанавливаются в нулевое исходное состояние, а в буферный регистр 17 с шины 22 вводится код, опре,деляющий длительность селектируемых 74 фимпульсов, При этом, под действием возбужденной нулевой шины дешифратора 8 срабатывают твиггеоы 9 и 10. Триггер 9 отключает элемент И 11, а триггер 10 обеспечивает установку переключателя 5 в положение "Запись", счетчика 7 и сумматора 18 рассогласований в режим сложения и обеспечивает отключение элементов И 12 и 3 на время, равное первой половине заданного строба, Внешний импульс "Запуск", поступающий на шину 23, пройдя чеоез элемент 19 задержки обеспечивает срабатывание триггера 9, который .подключает элемент И 1, при этом импульсы поступают на счетный вхоп счетчика 7, который вместе с дешифратором 8 последовательно формирует все адреса на адресных шинах блока 1, по которым записывается информация, поступающая с шины 20 через элемент И 4 в течение времени существования первой половины строба. Одновременно сумматор 18 рассогласований подсчитывает точнее суммирует) количество квантованных импульсов, совпадающих с временем существования полезного сигнала. Последний адрес в первой половине строба, сформированный на выходе дешифратора 8, обеспечивает срабатывание триггера 10, который устанавливает переключатель 5 в положение считывания, счетчик 7 и сумматор рассогласования 18 - в режим вычитания и обеспечивает подключение элементов И 12 и 3 на время существования второй половины заданного строба, но при наличии импульсов на выходе элемента И 11, Счетчик 7 формирует последовательно все адреса относительно середины строба на адресных шинах запоминающего устройства 1, по которым из него выбирается информация, записанная в течение первой половиныстроба. Одновременно с этим в сумматоре 18 рассогласования из суммы квантованных импульсов, совпадающих во .времени с полезным сигналом в периодсуществования первой половины строба,вычитается количество квантованныхимпульсов, совпадающих во времени сполезным сигналом в период существования второй половины строба. Результат вычисления (т,е. рассогласование)во время существования последнего адреса вводится в элемент 19 задержки1 с запоминанием в нем) и выводится на выход 24 селектора импульсов.Одновременно с этим счетчик 15 подсчитывает пары равноудаленных импуль сов, каждый из которых расположен в противоположных частях от временного положения середины строба, кото" рые поступают с выхода элемента И 3. При совпадении кода, формируемого на выходе счетчика 15, с кодом, записанным в буферном регистре 17,на выходе 25 селектора импульсов формируетО ся импульс, указывающий о наличии импульса заданной длительности в середине строба. При этом на выходе 24 формируется код, соответствующий нулевому или минимальному рассогласова З нию который обеспечивает установку9средней задержки в элементе 2. При, отсутствии импульса на выходе 25, но при наличии импульса заданной длительности в стробе, временное расположе о ние которого смещено относительно се 1 редины строба в сторону первой (второй) половины строба . на выходе 24 формируется положительный (отрицательный) код рассогласования, который обеспечивает смещение строба в соответствующую сторону путем уменьшения(увеличения)задержки в элементе 19,Последний адрес во время существования второй половины строба, сформирован ный на выходе дешифратора 8, обеспечивает установку устройства в исходное состояние т,е. действует как внешний "Сброс" ), После прихода следующего импульса "Запуск" цикл ра- з 5 боты повторяется. Формула изобретения 1. Селектор импульсов, содержащий входной элемент И, один вход которого соединен с входной шиной, второй вход соединен с первым входом переключате,ля и первым выходом блока управления, 45 а .выход - с первым входом блока памяти и первым входом элемента И, второй вход которого соединен с выходом блока памяти, а третий вход - с вто 849474 6рым выходом блока управления, входй:разрядов блока памяти соединены с соответствующими выходами блока управления, а второй и третий входы блокапамяти соединены с выходами переключателя, второй вход которого подключенк третьему выходу блока управления,четвертый выход которого соединен спервым входом выходного элемента И,авход блока управления соединен с шиной сигнала сброса, о т л и ч а ющ н й с я тем, что, с целью повышения точности селектирования отдельныхцмпульсов, в него введены блок сравнения, сумматор рассогласованияиэлемент задержки, первый вход которого соединен с входом сумматора рассогласования и третьим выходом блокауправления, второй вход сумматорарассогласования подключен к выходувходного элемента И, а выходы сумматора рассогласования соединены соответственно со вторыми входами выход"ного элемента И и элемента задержки, третий вход которого подключен кшине сигнала запуска, а выход - ковторому входу блока управления, пятый и шестой выходы которого соединены с первым и вторым входами блокасравнения, третий вход которого подключен к выходу элемента И, а четвертый вход в . к шине сигнала кода.2. Селектор по и1, о т л н ч ающ и й с я тем, что блок сравнениясодержит счетчик, входы которого соединены с первым и третьим входамиблока сравнения, буферный регистр,входы которого соединены со вторыми четвертым входами блока сравнения,4 о и сумматор по модулю два, входы которого подключены к выходам упомянутыхсчетчика и буферного регистра.Источники информации,,:принятые во внимание при экспертизе1, Патент США У 3550017, кл. 340174, от 22.12.70,2. Авторское свидетельство СССРпо заявке Ф 2539870/18-21,849474 Соста етник овская Те Тирам осударственного м изобретений и Москва ЖР Патент", г. Ужгород, ул. Проектная ал актов Л, Весаэ 7327ВНИИПИпо дел13035 тель А. АртюхЖ.Кастелевич Корректор Г.88 Подписноекомитета СССРоткрытийушская наб. д. 4/5