Устройство для измерения амплитуднофазовых частотных характеристик

Союз Советских Социалистических Реслублик(22) Заявлено 110579 (21) 2765192/18-24 с присоединением заявки Нов(23) Приоритет -Государственный комитет СССР по делам изобретений и открытий(71) Заявит овский ордена Трудового Красного Знамный институт им. Артема епро(54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ АМПЛИТУДНО-ФАЗОВЫ ЧАСТОТНЫХ ХАРАКТЕРИСТИК к автоматиированию и ентального характерис- атического Недостатками таког являются длительность плитудно-фазовых хара как точки амплитуднотеристикн определяютс вательной подачи на в ойст елен тик, й ха м по стеьы уст опред тери азовпут од с ам- ак Изобретение относитсяческому управлению и регулпредназначено для эксперимисследования динамических5 тик линейных систем автомуправления (САУ).Известен анализатор спектра, основанный на вычислении ряда Фурье, содержащий генератор гармонических колебаний ортогональных функций (синусоидальных и косинусоидальных колебаний), блоки умножения, интеграторы и регистраторы. При определении амплитудно-фазовых характеристик этим анализатором система выводится на режим 15 вынужденных колебаний, выходной сигнал системы умножается на синусоидальные и косинусоидальные колебания, а затем полученное произведение интегрируется на периоде. На выходах ин теграторов получаются значения вещественной и мнимой составляющих амплитудно-фазовой характеристики 13 . да частот, а также сложность в реализации блоков умножения.Наиболее близким к предлагаемому по технической сущности является устройство для определения амплитудноФазовых характеристик, содержащее генератор частоты, формирователь часто.ты, генератор Функций Родемахера, блок дискретно-аналоговых генераторов, сумматор, преобразователь "напря жение-частота", задатчик интервала интегрирования, ключ, блок выделения знака, два блока логических элементов, два блока делителей частоты и два блока корреляторов, выходы которых соединены с соответствующими входами блоков регистрирующих приборов, выход блока выделения знака соединен с первыми входами блоков логических элементов Г 21.Недостатком известного устройства является длительность определения амплитудно-Фазовых характеристик при большом количестве точек.Цель изобретения - повышение точности и быстродействия устройства.Эта цель достигается тем, что в устройстве для измерения амплитуднофазовых частотных характеристик, содержащем последовательно соединенныезадающий генератор, декадный делительчастоты, октавный делитель частоты,блок формирования полигармоническогосигнала, последовательно соединенныерегистр сдвига, первый элемент И,первый блок Формирования ортогонального сигнала, первый блок умножения,первый цифровой интегратор, после:довательно соединенные второй блокформирования ортогонального сигнала,второй блок умножения, второй цифровой интегратор, причем входы блоков формирования ортогональных сигналов соединены, выход регистрасдвига подключен к первому входу второго элемента И, второй вход первого элемента И подключен к первому входу третьего элемента И и к соответствующему выходу октавного Делителячастоты, второй вход второго элемента И подсоединен к соответствующемувыходу программного блока, к другому выходу которого подключен второйвход декадного делителя частоты,второй вход первого блока умноженияподключен ко второму входу второгоблока умножения и ко входу устройства, к выходу которого подключен выход блока Формирования полигармонического сигнала, вход распределителяимпульсов подключен к соответствующему выходу программного блока, первый выход блока сравнения кодов подключен к соответствующему входу блока регистрации, первый вход дешифратора подключен к соответствующему выходу программного блока, а также блокуправления регистрацией, нуль-орган,вычислитель квадранта, четвертый элемент И, элемент ИЛИ, Формировательимпульсов, выход первого цифрового интегратора подключен ко входу блокасравнения кодов и первому входу вычислителя квадранта, второй вход которого подключен к выходу второгоцифрового интегратора и входу нульоргана, выход которого и второй выход блока сравнения кодов подключеныко входам четвертого элемента И,выход которого подключен к соответствующему входу программного блока,выход блока вычисления квадранта подключен через дешифратор ко входам цсчетчика Фазы, выход первого блокаФормирования ортогонального сигналачерез формирователь импульсов подсоединен, ко второму входу распределителя импульсов, первый выход которогоподключен к первому входу элементаИЛИ,1 второй выход подключен ко второму входу элемента ИЛИ и первому входурегистра сдвига, третий выход черезтретий элемент И подсоединен ко второму входу регистра сдвига, выход эле-ФОмента ИЛИ подключен к соответствующему входу программного блока и вторымвходам цифровых интеграторов, выход второго элемента И через вычитающий счетчик фазы подсоединен к соот ветствующему входу блока регистрации,один из входов которого через блокуправления регистрацией подключен квыходу программного блока.На чертеже представлена блок-схема предлагаемого устройства,Устройство содержит задающий генератор 1, декадный 2 и октавный 3делители частоты, блок 4 Формирования полигармонического сигнала, объект 5, канал 6 обработки октавной частоты,дискретный фазовращатель 7, блок8 управления, измеритель 9 фазы, блоки 10 и 11 Формирования действительной и мнимой составляющих, формирователь 12, регистр 13 сдвига, первый элемент И 14, второй элемент И 15, третий элемент И 16, распределитель 17, элемент ИЛИ 18, вычитающийсчетчик 19 Фазы, дешифратор 20, первый21 и второй 24 блоки Формирования ортогональных сигналов, первый 22 ивторой 25 блоки умножения, первый23 и второй 26 цифровые интеграторыблок 27 вычисления квадранта, нульорган 28, четвертый элемент И 29,блок 30 сравнения кодов, блок 31 регистрации, блок 32 управления регистрацией, программный блок 33.Устройство работает следующим образом.В исходном состоянии все интеграторы и счетчики находятся в нулевомсостоянии, а распределитель 17 - впозиции 111,Процессы, происходящие в каждомиз каналов обработки октавных частот,идентичны.В одном из каналов по сигналу"Пуск" программный блок 33 включаетдекадный делитель 2 на выдачу первойдекады частот. Сигнал с делителя 2 поступает на вход октавного делителя 3, с выхода которого сигналы поступают на входы блока формирования полигармонического сигнала и на входы каналов обработки октавных частот. В блоке 4 формируется полигармонический сигнал и подается на вход объекта 5 регулирования. Объем 5 выводится в режим вынужденных колебаний, с его выхода получаем сигнал (с). По сигналу "Пуск" программный блок33 переключает распределитель 17 в позицию 2. Сигнал с выхода распределителя 17 поступает на первый вход схемы ИЛИ 18 и с ее выхода поступает на входы цифровых интеграторов 23 и 26 и дает разрешение на их включение, Одновременно импульсы возбуждения октавной частоты через открытую схему 14 "Запрет" поступают на блоки 21 и 24 формирования ортогональныхфункций. Схема 14 "Запрет" работаетпо алгоритму С = АЛВ,где А - сигнал октавной частоты,В - сигнал регистра сдвига В,В блоке 21 происходит формирование сигнала соь ис, а в блоке 24 - ваап ис, Происходит процесс перемножения и интегрирования сигналов в блоках Формирования действительной составляющей 10 и мнимой составляющей 11. По зна-. чащему моменту - окончанию первого полупериода функции соя ис - распределитель 17 формирователем 12 переключается в позицию 11, процесс интегрирования продолжается, а в регистре 13 сдвига заносится число, соответствующее единичному сдвигу фазы опорного сигнала дЧ в процессе регулирования, После окончания второго полу- периода распределитель 17 переключается .в позицию 11, интеграторы отключаются от перемножителей через схему ИЛИ 18.Число, записанное в интеграторе 23, переносится в блок 30 сравнения кодов, а по знакам сигналов интегра торов 23 и 26 блок 27 квадранта через дешифратор 20 квадранта заносит,в счетчик 21 начальное значение угла М. Во время формирования полупериода через элемент И 16 на регистр 13 2 сдвига подаются тактовые импульсы, запрещающие передачу через схему 14 сигналов на блоки 21 и 24 формирования ортогональных функций. После освобождения регистра 13 схема "Запрет" Зц 14 отпирается, и продолщается формирование 3-го полупериода функции.Благодаря описанному процессу 3-й полупериод смещается на величину Л У, что соответствует Фазовому сдвигу опорного сигнала и составляющей данной частоты, содержащейся в сигнале 1. В 4-й и 5-й полупериоды действие схемы не отличается от описанного для 1-го и 2-го полупериодов. Когда распределитель снова переключа ется в позицию 11, то с выхода интегратора 23 на блок 30 поступает текущее значение действительной составляющей, которое сравнивается с предыдущим,значением. 45Такое сравнение по равенству кодов необходимо для того, чтобы зафиксировать поступление установившегося режима. При установившемся режиме коды равны, и с блока 30 сиг- у) нал поступает на первый вход логическойсхемы И 29. В установившемся режиме процесс регулирования фазы длится до тех пор, пока нуль-орган 28 не определит равенство мнимой составляющей нулю, тогда совпадение сигналов установившегося режима и нуля мнимой составляющей на входах схемы И 29 вызывает появление сигнала на выходе схемы И 29, который подается на программный блэк 33 для разреше- ФО ния однократной регистрации значений амплитуды и фазы через блок 32 управления операцией регистрации в блоке 31 регистрации и индикации результатов, и последующее отключение данно го октавного канала до перехода на следующую декаду частот. После окончания процессов регулирования и регистрации по всем октавным каналам программйое устройство 33 переключает делитель 2 на выдачу следующей де" кады частот и т.д. до завершения анализа во всей исследуемой области,Предлагаемое устройство осуществля- ет автоматическое регулирование фазы опорных ортогональных .сигналов с це" лью получения нулевого значения мнимой составляющей амплитудно-фазовой частотной характеристики системы на заданной частоте в установившемся режиме объекта 5, дает на выходе блока 30 сравнения кодов сигнал, соответствующий амплитуде А, а суммарное значение фазового сдвига в процессе такого регулирования от начального значения дает на выходе вычитающего счетчика 19 значения сдвига фазы Ч,Предлагаемое устройство позволяет увеличить точность и сократить время измерения амплитудно-фазовой частотной характеристики системы регулирования на заданном частотном диапазоне.Формула изобретенияустройство для измерения амплитудно-фазовых частотных характеристик, содержащее последовательно соединенные задающий генератор, декадный делитель частоты, октавный делитель частоты, блок Формирования полигармонического сигнала, последовательно соединенные регистр сдвига, первый элемент И, первый блок Формирования орто-. гонального сигнала, первый блок умножения,.первый цифровой интегратор, последовательно соединенные второй блок формирования ортогонального сигнала, второй блок умножения, второй цифровой интегратор, причем входы блоков формирования ортогональных сиг-. налов соединены, выход регистра сдвига подключен к первому входу второго элемента И, второй вход первого элемента И подключен к первому входу третьего элемента И и к соответствующему выходу октавного делителя частоты, второй вход второго элемента И подсоединен к.соответствующему выходу программного блока, к.другому выходу которого подключен второй вход декадного делителя частоты, второй вход первого блока умножения подключен ко второму входу второго блока, умножения ико входу устройства, к выходу которого подключен выход блока формирования полигармонического сигнала, вход распределителя импульсов подключен к соответствующему выходу программного блока, первый выход блока сравнения кодов подключен к соответствующему входу блока регистрации, первый вход дешифратора подключен к соответствую849151 Составитель Г. Нефедоваодикова Техред З,Фанта Коррек акт Билак Заказ 6090/60 ВНИИПИ по 113035, Тираж 940 осударственно лам изобретен сква, Ж, Р одписноеСР комитета С и открытий ская наб.,илиал ПЛП "Патент", г. Ужгород, ул. Проектная,щему выходу программного блока, атакже блок управления регистрацией,нуль-орган, вычислитель квадранта,четвертый элемент И, элемент ИЛИ, формирователь импульсов, о т л и ч а -ю щ е е с я тем, что, с целью повышения точности и быстродействия устройства, в нем выход первого цифрового интегратора подключен ко входу блока сравнения кодов и первому входу вычислителя квадранта, второй вход которого подключен к выходу второгоцифрового интегратора и входу нульоргана, выход которого и второй вы -ход бдока сравнения кодов подключеныко входам четвертого элемента И, выход которого подключен к соответствующему входу программного блока,выход блока вычисления квадранта под-.ключен через дешифратор ко входамсчетчика фазы, выход первого блокаформирования ортогонального сигнала 2 Очерез формирователь импульсов подсоединен ко второму входу распределителя импульсов, первый выход которого подключен к первому входу элемента ИЛИ, второй выход подключен ковторому входу элемента ИЛИ и первомувходу регистра сдвига, третий выходчерез третий элемент И подсоединенко второму входу регистра сдвига, выход элемента ИЛИ подключен к соответствующему входу программного блокаи вторым входам цифровых интеграторов, выход второго элемента И черезвычитающий счетчик фазы подсоединенк соответствующему входу блока регистрации, один из входов которогочерез блок управления регистрациейподключен к выходу программного блока. Источники информации,принятые во внимание при экспертизе1. Ординцев Н,М. Автоматизацияматематического описания объектовуправления. М "Машиностроение",1969, с. 141-143.2. Авторское свидетельство СССРР 2454270, кл. С, 05 В 23/02, 1977