Устройство для решения интегральных уравнений фредгольма второго порядка

(51)4 С 0 3 ОБРЕТЕ ИСАН УДАРСТВЕННЫЙ КОМИТЕТ ССС ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Верлань А.Ф. Методы решения интегральных уравнений на аналоговых вычислительных. машинах. Киев, 1972, с. 161, 163.Авторское свидетельство СССР687452 ь кл. С 06 Л 1/02 ь 1979 (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ИНТЕГРАЛЬНЫХ УРАВНЕНИЙ ФРЕДГОЛЬМА ВТОРОГО ПОРЯДКА(57) Изобретение относится к области вычислительной техники и предназначено для решения интегральных уравнений Фредгольма второго порядка. Цель изобретения - увеличение быстродействия, Поставленная цель достигаетсятем, что устройство содержит и генераторов 1 подынтегральных функцийуравнений Фредгольма, где и - числоотрезков интегрирования, и сумматоров 3 невязок, и накапливающих сумматоров 5, первый коммутатор 1 1,блок 15 управления, и блоков элементов ИЛИ 2 первой группы, и блоковэлементов НЕ 8, р блоков элементовИЛИ 10 второй группы, где р - разрядность представления чисел в устройстве, и сдвигаюцих регистров 4, и:триггеров 6, и блоков элементов И 7,и блоков элементов ИЛИ 9 третьейгруппы, второй коммутатор 13, дешифратор 14, шифратор приоритета 12,Увеличение быстродействия достигается за счет аппаратной реализации итерационного процесса численногорешения интегральных уравнений фредгольма второго рода. 2 ил.95413 АУ (х,)1 = Ч с Е,кзхдпГЕ(х.) 1 12Изобретение относится к вычислительной технике и предназначено длярешения интегральных у,равнений Фредгольма второго рода,Цель изобретения - повышение быстродействия устройства.На фиг.1 представлена блок-схемаустройства; на фиг,2 - схема блокауправления,Устройство содержит и генераторовподынтегральных функций уравненийФредгольма 1,п блоков элементов ИЛИ2 первой группы, п сумматоров невязок 3, и сдвигающих регистров 4, инакапливающих сумматоров 5, и триггеров 6, и блоков элементов И 7, иблоков элементов НЕ 8, р блоков элементов ИЛИ 9 второй группы, и блоковэлементов ИЛИ 10 третьей группы, первый коммутатор 11, кодирующий элемент 12 (шифратор приоритов) с приоритетом, второй коммутатор 13, дешифратор 14, блок 15 управления, вход1 б численного параметра, вход 17 задания точности, вход 18 начальнойустановки, вход 19 запуска, вход 20тактовых импульсов, вход 21 заданияпорядка, и выходов 22 устройства,вход 23 начального значения невязки,вход 24 начального значения итерации, первый 25, второй 2 б и третий.27 триггеры, первый 28, второй 29 итретий 30 элементы И, первый 31, вто-рой 32 и третий 33 элементы задержки, первый 34 и второй 35 элементыИЛИ, первый Зб и второй 37 счетчикипервый 38 и второй 39 узлы сравнения,шифратор 40, сумматор 41, коммутатор42, первый 43, второй 44, третий 45,четвертый 4 б, и пятый 47 выходы блокауправления, седьмой вход 48 блока управления.В устройстве реализуется модифицированный метод последовательныхприближений, согласно которому приращение искомой функции вычисляется поформуле епег 17 о 8 Е(х; )П ау (х )=шах Чк Приращение искомой функции на каждой итерации во всех точках имеет одинаковую величину, равную максимальному старшему разряду (обозна чен его адрес через 1) невязок, полученных на предьдущей итерации, а знак приращения определяется знаком невязки в той же точке, т,е, ау, +, (х.) = ц зз.дпГЕ(х, ) .Итерационный процесс решения интегрального уравнения заканчивается при выполнении условия где Е - заданная точность решенияинтегрального уравнения, Представляя Е = с 1 ", получаем условие окончания итерационного процесса 15 Устройство работает следующим образом,Перед началом работы начальноеприближение искомой Функции у(х;)=0заносится в сумматоры искомой функции 5, соответствующее ему значениеневязок Г, (х) = Й(х, )/(х:) правячасть интегрального уравнения (известная функция) - в регистры 4, Навход 16 задания численного параметраподается значение ш, определяемое изсоотношения А Ь = ц , на вход 17 задания точности решения подается значение .-, на вход 20 тактовых импульсов поступают тактовые импульсы, навход 21 "задания порядка подается зна"чение порядка и;35Затем на вход 18 начальной установки подается сигнал "Начальная установка" а на вход 19 запуска подается сигнал "Запуск", после чего наАо чинается работа устройства.При выполнении очередной 1-й итерации по сигналу на выходе 45 блока15 управления происходит следующее:шифратор 12 приоритета вьделяет ад 45 рес 1 максимального старшего разряданевязок, вычисленных на (к)-й итерации и поступающих с регистров 4сдвига на элемент 12 через блок элементов ИЛИ 10, который поступает на5 О информационный вход дешифратора 14и вход 48 блока 15 управления; триггеры б вьделяют знаки тех же невязок,которые поступают на группу коммутатора 13 знаков невязок и на информационные входы блока элементов И 7;коммутатор 11 переключает свой информационный вход на выход "Сдвиг влево",Затем блок 15 управления вьдает повыходу 4 б последовательно ш+1 сигна 3 12954 лов (суммирование в+1 производится в блоке 15) на информационный вход коммутатора 11, при этом сдвигается влево (в сторону увеличения) на ш+1 разрядов содержимое регистров 4 сдви-га - значения невязок , (х.). Послеэтого блок 15 управления выдает по первому выходу 43 последовательно и сигналов на входы генераторов 1 функции и управляющий вход коммута О тора 13, Генераторы 1 функций выцают последовательно по словам, параллельно по разрядам значения ядер 1(х, з,), которые через блоки элементов ИЛИ 2 поступают на входы сумматоров 3, где они складываются или вычитаются в зависимости от знака невязок Е (х;), которые последовательно поступают с выхода коммутатора 13 через блоки элементов ИЛИ 9 и элементов НЕ 8 (знак меняется на противоположный) на знаковые входы суммдторов 3. Полученные значения складываются в тех же сумматорах 3 с увеличенными на в+1 разрядов значениями 25 невязок 8, (х, ), которые поступают с выходов регистров 4 на информационные входы сумматоров 3 и новая сумма заносится в регистры 4, По сигналам на выходе 44 блока 15 управления коммутатор 11 переключает свой информационный вход на выход "Сдвиг вправо", в результате чего содержимое регистров 4 сдвигается на в+1 разрядов вправо - в сторону уменьшения, . Таким образом, в регистрах 4 содержатся величины Е., (х;)-,Ь Ь1 с(х. з) ьу (з) .Затем блок 15 управления выдает по 40выходу 47 сигнал на дешифратор 14 иблоки элементов И 7. С выхода дешифратора 14 величина максимальногостаршего разряда невязок ,(х.)поступает в сумматоры 5, туда же поступают знаки невязок, т,е, в сумматоры 5 подается приращение функцииьу (х;), где оно складывается со значейиями функции у,(х,), полученнымина предыдущей итерации. Величина при-ращения функции с выхода дешифратора14 поступает также через блоки элементов ИЛИ 2 на сумматоры 3, знакиэтих приращений с выхода блоков элементов И 7 поступают на сумматоры че"Брез блоки элементов ИЛИ 9 и НЕ 8,Этим достигается получение в регистрах 4 значений невязок, 13 4Е(х, ) = Ек-(х,. ) - а у(х; )- Ь ЬЕ К(х, з, )ьу(з),0,000001 0,000011 0,000101 0,000110 0,010011 0,03 0,06 0,08 0,1 0,3 О, 010111Тогда блок элементов ИЛИ 10 будетсостоять из шести элементов ИЛИ, навходы которых поступают соответствующие разряды каждой из пяти невязок.Блок элементов ИЛИ 10 производитобъединение в каждом из шести разрядов невяэок, В результате на выходе блоков элементов ИЛИ 10 получим значение 0,010111, Кодирующийэлемент с приоритетом 12 производитвыделение старшего значащего разряда (0,25 = 2 ) этого значения в шифрацию его адреса (1 = 2). На выходекодирующего элемента с приоритетом12 получаем значение 2,В блоке 15 управления сигнал "Начальная установка" по входу 18 устанавливает первый триггер 25 в состояние, открывающее элемент И 29, подготавливая схему к работе. Сигнал".Запуск" (начало первой итерации)по входу 19 через элемент ИЛИ 34 иэлемент И 29 поступает по выходу 45на управляющие входы триггеров 6,кодирующего элемента 12 с приоритетом и управляющий вход "Сдвиг влево"коммутатора 11. Адрес 1 максимальногостаршего разряда невязок поступаетс выхода кодирующего элемента 12 сприоритетом на входы сумматора 41 иузла 38 сравнения, на второй входкоторого поступает величина г задания а на выходах сумматоров 5 значений функции у(х), которые подаются на выходы 22 устройства, Последующие итерации выполняются аналогично, Останавливает работу устройства блок 15 управления, прекращая выдачу сигналов на выходе 45,Рассмотрим выделение максимальногостаршего разряда невязок на следующем примереПусть в пяти регистрах 4 сдвига хранятся следующие значения невязок 0,03; 0,06; 0,08; 0,1; 0,3 в двоичном коде (порядок и = 5, разрядность представления чисел зададим р = 6):1295413 6сигнал переполнения счетчика 37 чер зкоммутатор 42 поступает по выходу 47на управляющий вход дешифратора 14 и т вторые входы блоков элементов ИЧерез элемент 32 задержки задержанный сигнал через элемент ИЛИ 34 поступает на элемент И 29, начиная следующую итерацию.Рассмотрим работу устройства на10 примере решения интегрального урав- нения Ф о р м у л а и з обретения50 точности решения, Гри достижениизаданной точности решения интегрального уравнения (выполнении условия .1г) первый узел 38 сравнения вьдаесигнал на триггер 25, который запирает элемент И 29, прекращая выполнение последующих итераций, В сумматоре 41 происходит сложение адресаХ с величиной щ задания численногопараметра, поступающей на его второйвход, и значение щ+1 подается на информационный вход шифратора 40, Черезэлемент 33 задержки задержанный сигнал с выхода элемента И 29 поступаетна первый управляющий вход коммутатора 42, переключая его информационный вход на первый выход, и черезэлемент ИЛИ 35 - на управляющий входшифратора 40 (при этом величина щ+1в дополнительном коде заносится в 20счетчик 37) и на триггер 27, устанавливая его в состояние, открывающее элемент И 30. С входа 20 тактовыеимпульсы через элемент И 30 поступаютпо выходу 46 на информационный входкоммутатора 11 до тех пор, покасчетчик 37 не вьдаст сигнал переполнения (количество импульсов равнощ+1) на триггер 2, который запираетэлемент И 30, прекращая подачу тактовых импульсов, Сигнал переполнениясчетчика 37 поступает также черезкоммутатор 42 на триггер 26, устанавливая его в состояние, открывающее элемент И 28. Тактовые импульсы 35через элемент И 28 поступают по выходу 43 на входы генератора 1 Функции и управляющий вход коммутатора13 до тех пор, пока в узел 39 сравнения, на входы которого поступают 40величины количества импульсов с выхода счетчика 36 и и с входа 21 задания порядка, не вьдаст сигнал (количество импульсов равно и) на второйтриггер 26, устанавливая его в состояние, запирающее элемент И 28 Этотже сигнал по выходу 44 поступает науправляющий вход иСдвиг вправо коммутатора 11 и через элемент 31 задержки задержанный сигнал поступаетна второй управляющий вход коммутатора 42, переключая его информационный вход на второй выход, и черезэлемент ИЛИ 35 повторно запускаетчасть схемы, содержащей шиФратор 40 55триггер 27, элемент И 30 и счетчик3. Б результате щ+1 тактовых импульсов по выходу 46 поступают на информационный вход коммутатора 11, а у(х)+025 х з у(з)йз=х+0,0625 х,0аналитическое решение которого у(х)== х, Ядро интегрального уравнения(щ = б), Система счисления выбирается двоичная, Искомая функция у(х)исчисляется в 16 точках (и = 16) вцентрах отрезков разбиения,Начальное значение Функции у (х 1)=о= 0 (х = 1,2,16) заносится в сумматоры 5 искомой функции, а соответствующее ему значение невязок Г,(х)== х 2. + 0,0625 х; - в регистр 4 сдви-,1гов. На вход 16 задания численногопараметра подавают значение 6 (щ = 6)точность решения уравнения принимается Е = 2- на вход 17 задания точности радения подают значение 12(г = 12), на вход 21 задания порядка - значение 16 (и = 16),В таблице приведены полученныезначения искомой Функции (сумматоры5), значения соответствующих невязок (в регистрах 4), которые получены после выполнения 16 итераций, значения аналитического решения уравнения и погрешность вычислений во всехточках разбиения,устройство для решения интегральных уравнений Фредгольма второго порядка, включающее и генераторов подынтегральных Функций уравнений Фредгольма, где и - число отрезков интегрирования, и сумматоров невязок, и накапливающих сумматоров, первый коммутатор, блок управления, первый выход блока управления подключен к71 . ч 1 УПРЯНЛ 51 ЮЩЕМУ ВХОДУ ЦЕРНОГО КОМГУТЯ тора и к входам запуска и генераторов подынтегральцых фцкций уранцеций Фредгольма, выходы п накапливающих сумматоров подключены соответст 5 веццо к п выходам результата устройства, отличающееся тем, что, с целью увеличения быстродействия, в него введены первая группа из и блоков элеме 51 тов ИЛИ, вторая 10 группа из р элементов ИЛИ, где р . разрядность представления чисел, и блоков элементов НЕ, и сдвигающих регистров, и триггеров, п блоков элементов И,третья группа из и элемец тов ИЛИ, второй коммутатор,дешифратор, шиФратор приоритета, причем -й (1 = 1и) вход начального значения невязки устройства подключен к установочному входу 1-го регистра сдвига, 20 1-й вход начального значения итерации устройства подключен к установочному входу -го накапливающе"о сумматора, вход задания численного параметра устройства подключен к первому входу блока управления, вход задания точности устройства подключен к второму входу блока управления, вход задания режима устройства подключен к третьему входу блока управления, вход З 0 запуска устройства подключен к четвертому входу блока управления, синхровход устройства подключен к пятому входу блока управления, вход задания порядка уравнения устройства 35 подключен к шестому входу блока управления, второй выход блока управления подключен к первому управляющему входу первого коммутатора, третий выход блока управления подключен 40 к второму управляющему входу первого коммутатора, к стробирующему входу шифратора приоритета и к синхровходам и триггеров, четвертый выход блока управления подключен к информацион ному входу первого коммутатора, пятый выход блока управления подключен к стробирующему входу дешифратора и к первым входам и блоков элементов И, выход 1-го генератора подынтегральной 50 функции уравнений Фредгольма подключен к первому входу -го блока элементов ИЛИ первой группы, выход -го блока элементов ИЛИ первой группы подключен к первому информационному 55 входу -го сумматора невязок, выход .-го сумматора невязок подключен к информационному входу -го сдвигающего регистра, выход 1-го разряда У8(1 = 1р, .Де р - разрядность представления чисел) 1-го сднигаюн,1.1 регистра подключен к 1-му разряду второго информационного входа 1.-го сумматора невязки и к -му входу )-ГО блока элементов ИЛИ второй группы, вь 1 ход переноса 1-го сдвигающего регистра подключен к информационному входу 1-го триггера, выход -го триггера подключен к второму входу -го блока элементов И и к -му информационному входу второго коммутатора, выход -го блока элементов Й подключен к знаковому входу -го накапливающего сумматора и к первому входу -го блока элементов ИЛИ третьей группы, выход шифратора приоритета подключен к информационному входу дешифратора и к седьмому входу блока управления, выход второго коммутатора подключен к вторым входам п блоков элементов ИЛИ третьей группы, выходы р блоков элементов ИЛИ второй группы подключены к инФормационным входам шифратора приоритета, выход дешифратора подключен к вторым входам п блоков элементов ИЛИ первой группы и к информационным входам п накапливающих сумматоров, первый выход первого коммутатора подключен к входам управления сдвигом влево п сдвигающих регистров, второй выход первого коммутатораподключен к входам управления сдвигом вправо и сдвигающих регистров, выход 1-го блока элементов ИЛИ третьей группы подключен к входу -го блока элементов НЕ, выход которого подключен к знаковому входу х-го сумматора невязки, причем блок управления содержит три триггера, три элемента И, два счетчика, два элемента ИЛИ, два узла сравнения, три элемента задержки, сумматор, коммутатор, шифратор, причем в блоке управления первый вход блока управления подключен к первому информационному входу сумматора, второй вход блока управления подключен к первому входу первого узла .сравнения, третий в:.од блока управления подключен к информационному входу первого триггера, четвертый вход блока управления подключен к первому входу первого элемента ИЛИ, пятый вход блока управления подкйочен к первому входу перВого и второго элементов И, шестой вход блока управления подключен к первому входу второго узла сравнения, седьмой вход блока управления подключен к второму,71191 000366 9 12954 информационному входу сумматора и к второму входу первого узла сравнения, выход первого элемента И подключен к первому. выходу блока управления и к информационному входу первого счет чика, выход которого подключен к второму входу второго узла сравнения, второй вход первого элемента И подключен к выходу второго триггера, выход второго узла сравнения подключен 10 к второму выходу блока управления, к синхровходу второго триггера и к входу первого элемента задержки, выход которого подключен к первому входу второго элемента ИЛИ и к первому управляющему входу коммутатора, второй вход первого элемента ИЛИ подключен к выходу второго элемента задержки, первый и второй входы второго элемента И подключены соответственно к выходам первого элемента ИЛИ и первого триггера, выход второго элемента И подключен к третьему выходу блока управления и к входу третьего элемента задержки, выход которого подключен к25 9 0,53125 0,784 1 71875 0,511 100,51 13 10второму входу второго элемента ИЛИи к второму управляющему входу коммутатора, выход второго элемента ИЛИподключен к информационному входутретьего триггера и к стробирующемувходу шифратора, выход третьего триггера подключен к второму входу третьего элемента И, выход которогоподключен к четвертому выходу блокауправления и к информационному входувторого счетчика, выход сумматораподключен к информационному входушифратора, выход которого подключенк установочному входу второго счетчика, выход которого подключен ксинхровходу третьего триггера и кинформационному входу коммутатора,первый выход коммутатора подключен кинформационному входу второго триггера, второй выход коммутатора подключен к пятому выходу блока управления и к входу второго элемента задержки, выход первого узла сравненияподключен к синхровходу первого триггера.Корректор С.Че актор С,Пат Заказ 619 дписное митета СС ткрытий наб д, 4/5 водственно-полиграфическое предприятие, г. Ужгород, ул ктная ВНИИПИ по д 3035, Мо