Полупроводниковое запоминающееустройство

(51)М. Кл6 11 С .11/40 с присоединением заявки Нов Государственный комитет СССР но делам изобретений и открытий(72) Авторы изобретения В.Р.Рябцев, В.В.Кулаков, А.В.Лихошерстов и Б.А.Валихметов ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАУСТРОЙСТВО лиэким по техническопредлагаемому является Изобретение относится к вычисли-тельной технике и предназначено дляиспользования в качестве запоминающего устройства видеотерминальногокомплекса.Известно полупроводниковое запоминающее устройство содержащее на-.копитель, формирователи сигналовадреса, формирователи сигналов унравления, формирователи выборки блоков, формирователи сигналов входнойинформации, селектор, регистр информации и формирователи сигналов выходной информации. В данном устройстве, с целью увеличения быстродействия, в каждом разряде накопителявыбирается одновременно две микросхемы памяти, а младший разряд кодаадреса используется для селекции информации этих микросхем на входе регистра информации 1 .Однако при увеличении емкостипамяти время проверки устройства возрастает, так как нельзя осуществитьодновременную проверку несколькихмикросхем памяти, выходы которых подключаются через селектор к региструинформацииНаиболее бму решению к запоминающее устройство, содержащееблоки памяти, объединенные в матричный накопитель; входы запись-считывания которых подключены к выходу .формирователей записи-считывания,. выходы соединены с выходными шинами,входы импульсного питания подключенычерез. формирователи импульсного питания к одним из выходов генераторовимпульсов строк, другие выходы кото"рых соединены с одним иэ входов блока разрешения записи, другие входыкоторого соединены с соответствующими входами генераторов импульсов строк5 и с выходами дешифратора строк, входкоторого соединен с одним из выходоврегистра адреса, другие выходы которого подключены к формирователям ад-,реса, соединенным с адресными входа"20 ми блоков памяти, информационныевходы которых соединены с информационной шиной 2,Недостаток данного устройства заключается в том, что, при увеличе 25 нии е Ости кюц,Ого информационногоразряда путем увеличения числа бло.ков памяти в каждом столбце, быстродействие устройства снижается васчет увеличения суммарной емкости30 информационных входов и выходов устройства. В таком устройстве увеличивается скорость передачи кода адреса из процессора, однако скоростьпередачи информации .возрасти не может, так как из различных строк матрицы информация поступает по общимшинам, и скорость ее обработки опре.деляется быстродействием блоков памяти. Время проверки запоминающегоустройства зависит от его емкости иот скорости обработки информациизапоминающим устройством. Так, дляпроверки устройства с временем цикла1 мкс, емкостью 4096 бит по тесту"скачущие единицы и нули" необходимозатратить время, определяемое по формуле=ЯМ е 8 4096 1 10 =2,24 мингде й - емкость проверяемого устройства,время цикла проверяемогоустройства,Для проверки устройства емкостью16384 бит с тем же быстродействиемпотребуется уже 35,84 мин, Резкоеувеличение времени проверки необходимо учитывать при разработке полупроводниковых запоминающих устройствс высокой информационной емкостью,так как при этом снижается производительность контрольного оборудова.ния, увеличивается стоимость контроля и себестоимость устройства.Целью изобретения является повь.шение информационной емкости устройства.Поставленная цель достигаетсятем, что в полупроводниковое запоминающее устройство, содержащее матричный накопитель, выходы которого подключены к одним из входов селектораи выходным шинам устройства, однииз входов матричного накопителя через Формирователи выборки соединены С выходами дешифратора адреса,входы которого подключены к однимиэ выходов регистра адреса, другиевыходы которого через адресные формирователи подключены к адреснымвходам матричного накопителя, информационные шины и шины аписи-считывания, в него введены дополнитель"ный дешифратор адреса, элементы ИЛИи ИЛИ-НЕ, причем один из входов дополнительного дешифратора адреса подключен к первой шине записи-считыва".ния, другие входы - к другим входамселектора и соответствующим выходамрегистра адреса, выходы дополнительного дешифратора адреса подключены кпервым входам .элементов ИЛИ, вторыевходы которых подключены -к второйшине записи-считывания, а выходы элементов ИЛИ подключены к другим входам матричного накопителя, информационные входы которого подключены квыходам соответствующих элементовИЛИ-НЕ, входы которых подключейы квходным информационным шинам. На чертеже представлена Функциональная схема полупроводникового запоминающего устройства.Устройство содержит блоки памяти, обьединенные в матричный накопитель 1, выходцые шины 2, регистр 3 инфор-, мации, селектор 4, выходные шины 5 устройства, входы 6 и 7 матричного накопителя, формирователи 8 выборки,дешифратор 9 адреса, регистр 10 адреса, адресные формирователи 11, адресный вход 12 матричного накопителя,дополнительный дешифратор 13 адреса,.элементы 14 ИЛИ, элементы 15 ИЛИ-НЕ,шины 16 и 17 записи-считывания, йнформационные входы 18 матричногонакопителя, входные информационныешины 19 и 20,Устройство имеет два режима работы; режим работы в составе видеотерминального комплекса и режим контро 20 ля.Во время работы в составе видеотерминального комплекса запись информации осуществляется, как в одноразрядное ЗУ. Код адреса с выходов25 регистра 10 адреса поступает на входы формирователей 11, входы дешифратора 9 и дешифратора 13. Входная информация поступает по шине 20, кодоперации записи - по шине 16, Формирователи 8 выборки выбирают необходимую строку блоков памяти матричного накопителя 1, дешифратор 13 выбирает необходимый блок в выбраннойстроке, который по коду операции,поступающему по шине 16, переключается в режим записи, а остальные блокиданной строки остаются в режиме чтения. Информация, поступившая по шине20, записывается в выбранный блок памяти. В режиме чтения информация счи 40 тывается одновременно со всех блоковпамяти выбранной строки и записывается в регистр 3 информации, которыйработает в режиме сдвига информациии преобразует параллельный код ин 4 . формации в последовательный, чтоувеличивает скорость передачи информации. Предусмотрена также возможность. передачи на выходные шины одного разряда информации через.селект) тор 4.В режиме контроля код записи поступает по шине 17, а информация -по шинам 19. Выбор блоков памятиосуществляется дешифратором 9 строк.Запись информации осуществляетсяодновременно во все блоки памяти выбранной строки. При чтении в режимеконтроля считанная информация поступает на выходные шины 5 через регистр 3 информации параллельным кодом.60 В предлагаемом устройстве используются для дешифрации входы записьсчитывание блоков памяти, что позво,ляет увеличить емкость устройстване эа счет увеличения числа блоков 5 в столбце, а за счет увеличения выходов дешифратора кода операции.При этом уменьшается емкость входных и выходных информационных шин, что увеличивает быстродействие устройства, Одновременное чтение информации со всех блоков памяти выбранной строки и передача ее последовательным кодом позволяют значительно увеличить скарость обработки информации запоминающих устройств видеотерминального комплекса, у которого осуществляется последовательная выборка информации. Одновременное считывание и выдача информации со всех блоков памяти вы- . бранной строки в режиме контроля позволяют уменьшить время его контроля и снизить себестоимость,устройства.Формула изобретенияПолупроводниковое запоминающее устройство, содержащее матричный накопитель, выход которого подключены к одним из входов селектора и выходным шинам устройства, одни из входов матричного накопителя через формирователи выборки соединены с выходами дешифратора адреса, входы которого подключены к одним из выходов регистра адреса, другие выходы которого через адресные формирователи подключены к адресным входам матричного накопителя, информационные шины и шинызаписи-считывания, о т л и ч а ю -щ е е с я тем, что, с целью повышения информационной емкости устройства, в него введены дополнительный де-шифратор адреса, элементы ИЛИ и ИЛИНЕ, причем один из входов дополнительного дешифратора адреса. подключенк первой шине записи-считывания,другие входы - к другим входам селектора и соответствующим выходам регистра адреса, выходы дополнительногодешифратора адреса подключены к первым входам элементов ИЛИ, вторыевходы которых подключены к второй шине записи.-считывания, а выходы элементов ИЛИ подключены кдругим входам матричного накопителя, информационные входы которого подключены квыходам соответствующих элементовИЛИ-НЕ, входы которых подключены к 20 входным информационным шинам.Источники информации,принятые во внимание при экспертизе1. Виталиев Г.В. и др. Разработкаполупроводниковых сверхоперативныхзапоминающих устройств. Вопросы радиоэлектроники. Сер,"Электроннаявычислительная техника", 1977, вып.5,рис.12.2Авторское свидетельство СССРР 598120, кл.О 11 С 11/40, 1975 (прототип).822290 Составитель Л.Амусьевадактор А.Наурсков Техред А.Ач, Корректор Ю,МакаренкО з 1886/80 Тираж 645 ВНИИПИ Государственног по делам изобретени 113035, Москва, Ж, РаПодписнкомитета СССРи открытийувлекая наб., д.4/5 лиал ППП "Патентф, г.ужгород, ул.Проектная;4