Устройство для реализации алгоритмаволдера

(54) УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ АЛГОРИТМА ВОЛДЕРА Изобретение относится к вычислитель- ной технике и может быть использовано для вычисления элементарных функций, отображаемых с помощью итерационных алгоритмов Волдера.Известны устройства для вычисления элементарных функций, реализующие алгоритмы Волдера, содержащие комбинационные сумматоры- вычитатели, регистры памяти и узлы управления и синхронизации 11 и 2)Наиболее близким аналогом является устройство для реализации алгоритма Волдера, содержащее блоки управления и памяти, сумматоры-вычитатели, узлы сдвига, регистры и коммутаторы 2.Недостатком этого устройства является сложная структура, обусловленная не, однородностью входящих в него узлов и потребностью в синхронизации для реализации многотактного вычислительного процесса. Время вычисления (Т) в таком устройстве определяется не только временем такта суммирования ( С ), но и потерями времени на пересылку результатов каждого такта суммирования в соответствующие регистры и обращение к памяти (1 п ), т.е.Т=ц(е +с),где и - количестао тактов (итераций).Цель изобретения - повыщение быстродействия в однсродности структуры устройства.Для достижения поставленной цели устройство построено в видепоследовательно соединенных итерационных блоков, каждый из которых содержит три сумматоравычитателя и коммутатор, при этом управляющие входы сумматоров-вьтчитателей каждого итерационного блока подключены к выходу коммутатора, выходы первого и второго сумматора-вычитателей ( -го итерационного блока ( 4 =1 п -1) соединены с первыми входами. соответственно первого и второго сумматоров-вычитателей ( +1)-го итерационного блока непосредственно, а со вторыми входами соот ветственно второго и первого сумматороввычитателей (1+1)-го итерационного блока - со сдвигом на 1 разрядов, первые входы первого и второго сумматоров-вычитателей первого итерационного блока соединены соответственно с первым и вторым, а вторые входы соответственно со вторым и первым информационными входами устройства, первый вход третьего сумматора-вычитателя первого 1 О итерационного блока соединен с третьим информационным входом устройства, выход третьего сумматора-вычитателя кажйого-го итерационного блока соединен с первым входом третьего сумматора-вычитателя (1+1) -го итерационного .бцока, выходы знаковых разрядов второго и третьего сумматоров-вычитателей каждого 1 -го итерационного блока соединены с информационными входами ком- росвмутатора (1+1) -го итерационного блока, управляющий вход коммутатора каждого-го итерационного блока (3 =1) соединен с управляющей шиной устройства, второй вход третьего сумматора-вычита теда-го итерационного блока подключен к соответствующему входу константы устройствавходы коммутатора первого итерационного блока соединены со знаковыми вхсдами устройства, выходы сумматоров-вычитателей ь -го итерационного блока - с информационными выходами устройства.На чертеже представлена схема устройства для реализации алгоритма Вол 35 дера.Устройство содержит о итерационных блоков 1 (1, 1 1,), каждый из которых имеет входы 2-8 и выходы 9-13, В состав каждого итерационного4 О блока 1 входят сумматоры-вычитатели14-15 и коммутатор 17. Ко входам 2 всех блоков 1 подключена управляющаяшина 18 устройства.На входы 3 и 4 каждого-го ите 4 рационного блока 1 1 подаются значения 31 п 7, и Ыфч 1(входы 3 и 4 первого итерационного блока 1, на которыеподаются значения е 1 ц Мс 1 подключены к знаковым входам устройства, а входы 3 и 4 всех последующихитерационных блоков 1 соединены с выходами 9 и 10 соответственно предыдущих итерационных блоков 1), Со входов3 и 4 каждого блока 1 значения 1 сп 1си аз(п 9 поступают на информационныевходы коммутатора 17 данного блока 1.На входы 5-7 каждого блока 1 у поступают значения Х 1, У и 1. (входы 57 блока 1 на которые поступают начальные значения Х, ( и т:оеди-т иены с информационными входами устройства, а входы 5-7 всех последующих итерационных блоков 1 соединены с выходами 11-13 соответственно предыдущих итерационных блоков 1), Вход 71. каждого блока 1,на который подается значение константы огс 2 , подключен к соответствующему входу конс - танты устройства. Выходы 11-13 каждого блока 1, на которых образуются значения Х +1, У+1 и У +1 сое 1 динены с выходами сумматоров-вычитателей 14-16, входящих в данный блок 1, а выходы 9 и 10 (на которых образуются значения 51 со 1 +1 и Зсп +1) - с выходами знаковых разрядов сумматоров-вычитателей 14 и 15, Выходы 11- 13 блока 1 . соединены с информационными выходами устройства.Рассмотрим работу устройства на примере вычисления тригонометрических функций 81 ои соЬЧВычислительный процесс определяется системой итерационных уравнений ф=У - 91 спУагс+сф"=х +5 срМ2, у . (1) где 3 == 1,2,., ВНачальными условиями для 1 -го итерационного блока 1для вычисления ( 3+1)-го шага процесса (1) являются: на входе 1 - сигнал, обеспечивающий пропускание на выход коммутатора 17 сигнала в 1(Чу; на входе 5- код , поступающий на вход 5 каждо го бпока 3., начиная со второго с, выхода сумматора-вычитателя 14 предыдущего блока 1 на вход 15 первого блока 1 код )(1 поступает с первого информационного входа устройства; на входе 6 - код , поступающий на вход 6 каждого блока 1 , начиная со второго, с выхода сумматора-вычитателя 14 предыдущего блока 1на вход 6 первого блока 1 код поступает со второго информационного входа устройства; на входе 4 - сигнал ип У , поступаюД ший на вход 4 каждого блока 1 , начиная со второго, с выхода знакового разряда сумматора-вычитателя 16, предыдущего блока 11, а на вход 4 первого блока 1 - со знакового входа устройства; на входе 7 - код , поступающий на вход 7 каждого блока 1, начиная со второго, с выхода сумматоравычитателя 16 предыдущего блока 18342 а на вход первого блока 11 с третьего информационного входа устройства; на-и входе 8 - код константы аюсФс р, Код М со входа 5 блока 1 поступает на вход сумматора-вычитателя 14 непо средственно, а на вход сумматора-вычитателя 15 - со сдвигом на М,-1 раз ф 1 рядов, т.е. умноженный на.2 . Кодсо входа 6 блока 1 поступает на вход сумматора-вычитателя 15 непос 310 редственно, а на вход сумматща-вычитателя 14- со сдвигом на 1 -1 разрядов, т.е. умноженный на 2. Коды-И 4 ф и бгсЬ 2 1+поступают на входы. сумматора-вычитателя 16 непосред 35 ственно.Наличие сигнала "О" на выходе коммутатора 17 ( Ва;п Ф =+1) обеспечивает настройку сумматоров-вычитателей 15 и 16 на выполнение операции вычитания,а 20 сумматора-вычитателя 14 на выполнение операции сложения, Наличие сигнала "1" на выходе коммутатора 17 ЮЪУ= -1) обеспечивает противоположную постройку.Таким образом, сумматор-вычитатель 14 вычисляет выражениел ах Ф ящик 92у3 М Э . 3 - Э 1 сумматор-вычитатель 15 - выражение 30У.: ). - вам+ 2-3+1. )(.,)+1 5д фсумматор-вычитатель 16 - выражениеЧ =Ч -01 срч. асе( 2,.5 ф 1 я 335После поступления на информационныевходй устройства начальных значений К 1, М. и Ч на выходах каждого 1 -гоблокапо окончании переходных процессов в сумматорах-вычитателях 14- а)16 сформируются- значения М, Ун М,Количество блоков 1 устроиства И равночислу требуемых. щагов итерационногопроцесса ( 1). ЗначенияХм,)+1 и У+1с выходов 11-13 ь -го блока 1 и вы.водятся на информационные выходы устройства.Привычислении функции 9/УЯ 2 н ам.р У 6взаимодействие блоков устройства аналогично вышеописанному, и на настройкесумматоров-вычитателей 14-16 осуществляется величиной 14 п У3в соответствии с выражениями .у+1= %; 2 УУ =Ч +ь 1 рп у еагсй 023 и3.Общее время вычислений в данном устройстве равно Т=н 1 и определяется 1 6Зля каждого блока 1 только временем суммирования (с )Особенностью предлагаемого устройства является полное отсутствие элементов синхронизации, что определяется исключением элементов памяти. Таким образом, предлагаемое устройство однородно по структуре, содержит только комбинационные схемы и обладает более высоким быстродействием по сравнению с извеетным. фор мула изобретения Устройство для реализации алгоритмаВолдера, содержащее сумматоры-вычитатели и коммутаторы, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и однородности структуры устройства, оно состоит из и итерационных блоков (н -количество итераций при вычислениях), каждый из которых содержит три сумматора-вычитателя и коммутатор, причем управляющие входы сумматоров-вычитателей подключены к выходу коммутатора, выходы первого и второго сумматора-вычислителей 1 -го итерационного блока (1 =1 р -1) соединены с первыми входами соответственно первого и второго сумлиторов-вычитателей ( 1 +1)-го итерационного блока непосредственно, а со вторыми входами соответственно второго и первого сумматоров-вычигателей (1+1)-го итерационного блока - со сдвигом наразрядов, первые входы первого и второгосумматоров-вычитателей первого итерационнсй о блока соединены соответственно с первым и вторым, а вторые входы соответственно со вторым и первым информационными входами устройства, первый вход третьего сумматора-вычитателя первого итерационного блока соединен с третьим информационным входом устройства, выход третьего сумматора-вычитателя каждого 1-го итерационного блока соединен с первым входом третьего сумматораа-вычислителя( +1 ) -го итерационного блока, выходы знаковых разрядов второго и, третьего сумматоров-вычитателей каждого 1 -го итерационного блока соединены с информационными входами коммутатора ( 1 +1 )-го итерационного блока, управляющий вход коммутатора каждого-го итерационного блока (=1и) соединен с управляющей шиной устройства, второй вход третьего сумматора-вычитателя 1 -го итерационного блока подключен к соответствующему входу константы устройства, входы коммутатора первого итерационно813421 го блока соединены со знаковыми входами устройства, выходы сумматоров-выеитателей В -го итерационного блока -с информационными выходами устройства,Источники информации,принятыево внимание ще экспертизе Составитель В, Березкин едактор Т. Веселова ТехредН.Майорош Корректор Н, Бабине Пдп ясное д, 4/ лц л ППП "Патент, г. Ужгород, ул. Проектная, 4 аказ 773 ВНИИ по Ле 113035/62ПИ Государлам изобреМосква,Тираж 745 твенного комитета тений и открытий Ж, Раушская н 1. Авторское свидетельство АЗССР Ио 546890, кл, 6 06 Р 15/34, 1973.2. Авторское свидетельство СССР % 519717, кл. (06 Р 15/34, 1974.