Оперативное запоминающее устрой-ctbo

(61) Дополнительное к авт. сеид-ву(22) Заявлено 100579 (21) 2764156/18-24 р 1)м. к .з С 11 С 11/00 с присоединением заявки йоГосударстаеиинй комитет СССР ио Аеаам изобретеиий и открытий(088,8) Дата опубликования описвиия 280281(54) .ОПЕРАТИВНОЕ ЗАПОИИНАОЦЕЕ УСТРОЙСТВО Изобретение относится к запоминающим устройствам.Известно оперативное запоминающееустройство, содержащее накопители,построенные на базе больших интегральных схем с структурой металл-окисел-полупроводник (БИС ИОП) динамического типа, которые в процессе работытребуют регенерации содержимого накопителя оперативного запоминающего устройства (1).Недостаток. этого устройства - выполнение фиктивных циклов считываниядля регенерации содержимого накопителя, что снижает быстродействие устрой 45ства,Наиболее близким техническим решением к предлагаемому изобретению является устройство, содержащее накопи"тель, приемный регистр адреса, Форми-рователь команды обращения, мультиплексор адреса, таймер регенерации,триггер регенерации, схему ИЛИ, схему И, счетчик адреса регенерации 2 Д 25Адресные шины устройства подключены к входам приемного регистра адреса,с выхода которого адреса столбцов(И шин) подключены к адресным входамнакопителя,а адреса строк (й шин) подключены к одному из входов мультиплеьЗО сора адреса, ко второму входу которого подключены входы М-разрядного счетчика адреса регенерации. Выходы мультиппексора подключены к остальным адресным входам накопителя. Таймер регенерации подключен к установочному входу триггера регенерации, вход Сброскоторого подключен к выходу И+1 разряда счетчика адреса. Выход триггерарегенерации подключен к входу схемыИ, входу Сброс счетчика и к управляющему входу мультиплексора адреса.Вход схеж ИЛИ подключен к управляющей шине оперативного запоминающегоустройства, а выход ее через формирователь команды обращения - к управляющему входу накопителя. Второй входсхемю И подключен к тактовой шине устройства, а выход ее - к суммирующемувходу счетчика адреса регенерации.Однако в известном устройстве необходимо блокировать прием обращенийк оперативному запоминающему устройству на время регенерации, что снижаетбыстрОдействие устройства,Цель изобретения " повьааенке быстродействия устройства,Поставленная цель достигаетоя тем,что в оперативное запоминающее устройство, содержащее регистр адреса, иуль 809363типлексор адреса, формирователь сигналов обращения, генератор сигналоврегистрации, триггер, счетчик, первыйэлемент ИЛИ, первый элемент И и первый накопитель, первый вход и выходкоторого соединены соответственно синформационным входом и выходом устройства, второй вход - с первым ныходом регистра адреса, вход которогоподключен .к адресной шине устройства,а второй выход - к первому входу куль типлексора адреса, второй вход которого соединен с выходом младших разрядов счетчика, а выход, - с адреснымвходом первого накопителя, управляющий вход которого подключен к выходуформирователя сигналов обращения,вход которого соединен с выходомпервого элемента ИЛИ, один из входовкоторого подключен к управляющей шинеустройства, первый и второй входыпервого элемента И соединены соответственно с шиной тактовых сигналов ис установочным входом счетчика, управляющим входом мультиплексора адресаи выходом триггера, установочный входкоторого подключен к выходу генератора сигналов регенерации, а другойвход - к выходу старших разрядов счетчика, счетный вход которого соединенс выходом первого элемента И, введены вторые накопитель, элемент ИЛИ иэлемент И, выход которого соединен сдругим входом первого элемента ИЛИ,один из входов - со вторым входомпервого. элемента И, а другой вход -с выходом второго накопителя, адресный и информационный входы которогоподключены соответственно к адресномувходу первого накопителя и к выходутриггера, вход Запись - к выходувторого элемента ИЛИ, первый вход которого соединен с выходом первого эле мента И, а второй вход - к выходу фор"мирователя сигналов обращения,На чертеже изображена принципиальная схема предлагаемого устройства.Устройство содержит первый накопи.тель 1, регистр 2 адреса, мультиплексор 3 адреса, Формирователь 4 сигналовобращения, генератор 5 сигналов регенерации, триггер б, счетчик 7, первый элемент ИЛИ 8, первый элемент И9, вторые накопитель 10, элемент ИЛИ11 и элемент И 12, информационныйвход 13, выход 14, адресную 15 и упраЪляющую 16 шины, шину 17 тактовыхсигналов. Первый нход и выход первогонакопителя 1 соединены соответственнос информационным входом 13 и выходом 14 устройства, втОрой вход - спервым выходом регистра 2 адреса,вход которого подключен к адреснойшине 15 устройства. Второй выход регистра 2 адреса подключен к первомувходу мультиплексора 3 адреса, второйвход которого соединен с выходоммладших разрядов счетчика 7, а выход - с адресным входом первого нако пителя 1. Управляющий вход первогонакопителя 1 подключен к выходу формирователя 4 сигналов обращения, входкоторого соединен с выходок первогоэлемента ИЛИ 8, один из входов кото-рого подключен к управляющей шине 16устройства. Первый и второй входы первого элемента И 9 соединены соответственно с шиной 17 тактовых сигналови с установочным входом счетчика 7,управляющим входом мультиплексора 3адреса и выходом триггера б, установочный нход которого подключен к выходу генератора 5 сигналов регенерации, а другой вход - к выходу старших разрядов счетчика 7. Счетный входсчетчика 7 соединен с выходом перногоэлемента И 9. Выход второго элементаИ 12 соединен с другим входом перного элемента ИЛИ 8, один из входовсо вторым входом первого элементаИ 9, а другой вход - с выходом второго накопителя 10.Адресный и информационный входывторого накопителя 10 подключены соответственно к адресному входу первого накопителя 1 и к выходу триггера б, а вход Запись - к ныходу второго элемента ИЛИ 11. Первый вход второго элемента ИЛИ 11 соединен с выходом первого элемента И 9, а второйвход - с выходом формирователя 4 сигналов обращения.В описываемом варианте устройствапервый накопитель нынолнен на интегральных схемах ИС МОП, а второй накопитель 10 и другие элементы устройства выполнены на интегральных схемах, с транзисторно-транзисторной логикой.Устройство работает следующим образом.,В период между двумя циклами регенерации (рабочий цикл) триггер б находится,в состоянии "0", при этом мультиплексор 3 адреса подключен к регистру 2 адреса,.счетчик 7, предназначенныйдля счета адресов регенерации,сброшен, элемент И 9 закрыт, на информационном входе второго накопителя 10установлена ф 1", Устройство воспринимает команды обращения к нему отвнешней системы и обеспечивает оперативный обмен информации.Рассмотрим одно из обращений к оперативному запоминаяцему устройству(для определенности - считывание).Система выдает на информационныйвход 13 устройства адрес ячейки, изкоторой должна быть считана информация и управляющий сигнал, поступающийчерез первый элемент ИЛИ 8 на входформирователя 4 сигналон обращения,с выхода которого команда обращенияпоступает на управляющий вход первогонакопителя 1 и одновременно через второй элемент ИЛИ 11 поступает на входЗапись второго накопителя 10. Поскольку на адресных входах второго накопителя 10 установлен адрес Ар, соответствующий номеру строки А первого накопителя 1, а на информационном вхо,де - нуль, то в указанную ячейку второго накопителя 10 будет записан нуль. Следовательно, при любом обращении к устройству во второй накопитель 10 записывается нуль по адресу, соответствующему номеру строки первого накопителя 1.Одновременно выполняется регенера, ция всех ячеек этой строки. При срабаты , ванин генератора 5 сигналов регенерации триггер б устанавливается в "1" и начинается цикл регенерации. Уровень "1" с выхода триггера б открывает элементы. И 9, И 12, снимает сброс со 1 счетчика 7 и поступает на информационный вход второго накопителя 10. В начале цикла регенерации содержимое счетчика 7 АР=О. Если по адресу АР=О во второй накопитель 10 записан "0" ;р (это означает, что в предыдущем рабочем цикле было обращение в строку Ач первого накопителя 1) . Элемент И 12 остается закрытым, то регенерирующее обращение к первому накопителю 1 не выполняется.Тактовый импульс через открытый первый элемент И 9 прибавит ф 1" к содержимому счетчика 7.и запишет ф 1 ф в ячейку с адресом АР=О второго накопителя 10. 36Так будет до тех пор, пока в ячейке с адресом АР=1 не окажется записанной "1". Это означает, что в соответствующую строку с адресом А=1 первого накопителя 1 не было обраще ния в рабочем цикле и ее необходимо регенерировать. Второй элемент И 12 будет открыт, через первый элемент ИЛИ 8 будет запущен Формирователь 4 сигналов обращения и осуществлен цикл обращения к первому накопителю 1 для регенерации содержимого строки с адресом АХ=1Таким образом, регенерироваться будут строки первого накопителя 1, в котором в данном периоде регенерации не было обращений, а к концу цикла регенерации по всем адресам второго накопителя 10 будут записаны ф 1 ф,Таким образом, в предлагаемом устройстве существенно сокращено время фО .выполнения цикла регенерации, что повышает быстродействие устройства.Формула изобретенияОперативное запоминающее устройство, содержащее регистр адреса, муль- Яс типлексор адреса, Формирователь сигналов обращения, генератор сигналов регенерации, триггер, счетчик, первый элемент ИЛИ, первый элемент И и первый накопитель, первый вход и выход которого соединены соогветствен-но с информационным входом и выходом устройства, второй вход - с первым выходом регистра адреса, вход которого подключен к адресной шине устройства, а второй выход - к первому входу мультиплексора адреса, второй вход которого соединен с выходом младших разрядов счетчика, а выход - с адресным входом первого накопителя, управляющий вход которого подключен к выходу Формирователя сигналов обрарения, вход которого соедийен с выходом первого элемента ИЛИ, один из входов которого подключен к управляющей шине устройства, первый и второй входы первого элемента И соединены соответственно с шиной тактовых сигналов и с установочным входом счетчика, управляющим входом мультиплексора адреса и выходом триггера, установочный вход которого подключен к выходу генератора сигналов регенерации, а другой вход - к выходу старших разрядов счетчика, счетный вход которого соединен с выходом первого элемента И, отличающееся тем, что, с целью повышения быстродей-ствия устройства,оно содержит вторыенакопитель, элемент ИЛИ и элемент И, выХод которого соединен с другим входом первого элемента ИЛИ, один из входов - со вторым входом первого элемента И, а другой вход - с выходом второго накопителя, адресный и информационный входы которого подключены соответственно к адресному входу первого накопителя и к выходу триггера, а вход Запись - к выходу второго эле.мента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй вход - с выходом формирователя сигналов обращения.Источники информации,принятые во внимание при экспертизе1. Особенности проектирования систем с динамическими ЗУ. - "Электроника", 1973, 9 3, с. 43-50.2. Коде 1 26 ЙОА лсегасс 1 че 01 р 1 еу Тегв 1 оа 1, Ьегч 1 ве вална 1, Неи 1 еййРас 1 агд, 1975, р. 2-15, 2-7, 2-9 (прототип).ое аэ илиал ППП фПатентф, г. Ужгород, ул, Проектная О/ф 8 Тираж ВНИИПИ Государств по делам иэобр 113035, Москва, Ж 656енного комитетений и откр35, Раушская Подпита СССРытийнабеу д