Множительное устройство

Союз Советских СоциалистическихРеспублик пц 752335(5)М. Кл. С 06 Р 7/52 Гоеуларетвениый комитет СССР по лелам изобретений и открытий(54) МНОЖИТЕЛЬНОЕ УСТРОЙСТВО Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах цифровых ЭВМ малого и среднего класса.5Известны устройства для умножения двоичных чисел, содержащее параллельный сумматор и сдвиговые регистры. Умножение в таких устройствах выполняется одновременно на несколько10 разрядов множителя 1).Известно множительное устройство, умножение в котором выполняется одновременно на четыре разряда множителя за счет образования в каждом шаге умножения двух простых кратных множимого, соответствующих двум парам разрядов множителя 2). 25 30 Недостаток устройства - использование громоздкого трехвходового сумматора с приведением переносов.Известны также множительные устройства, в которых одновременное умножение на 4 разряда множителя обеспечивается предварительным вычислением кратных множимого.Кратные хранятся в специально отведенных ячейках местной памяти. Число кратных выбирается таким,чтобы в процессе умножения на каждую тетраду множителя выполнялосьменьше подсуммирований к текущемучастичному. произведению, причемдля значений тетрад множителя от1000 до 1111 вместо сложения производится вычитание кратных 3.Недостатком известных устройствявляется невысокое быстродействиевследствие необходимости на каждомшаге умножения производить несколькоциклов суммирования.Дополнительные циклы требуются для подсуммирования старших разрядов кратных, так как по разрядности кратные больше множимого и занимают обычно две ячейки местной памяти.Наиболее близким по техническому исполнению является множительное устройство, содержащее сумматор, па" мять кратных множимого, первый и второй сдвиговые регистры, узел управления, первый вход сумматора подключен к выходу памяти кратных, второй вход сумматора подключен к выходу первого сдвигового регистра, выход сумматора подключен ко входам сдвиговых регистров, выход младшей тетрады второго.сдвигового регистреподключен ко входу узла управления,выход которого подключен к адресному входу памяти кратных (4).Недостатком данного устройстваявляется невысокое быстродействие.Цель изобретения - повышениебыстродействия,Для достижения поставленной целив устройство, содержащее сумматор,,память кратных множимого, первый ивторой сдвиговые регистры, узелуправления, причем выход сумматораподключен ко входам и рвого и второгосдвиговых регистров и ко входу памяти кратных, выход младшей тетрадывторого сдвигового регистра соединен со входом узла управления, первый выход которого подключен к адресному входу памяти кратных, введены реверсивный счетчик, узел хранениястарших разрядов кратных множимого,первый и второй входные регистры,причем счетный вход реверсивногосчетчика соединен с выходом еренсса старшего разряда сумматора, установочный вход реверсивного счетчикасоединен с выходом узла хранениястарших разрядов кратных, разрешающий вход реверсивного счетчика соединен со вторым выходом узла управления, третий выход которого соединен с разрешающим входом старшейтетрады первого сдвигового регистра,а четвертый выход - с выхоной шиной устройства, выхсд реверсивногосчетчика соединен с информационнымвходом старшей тетрады первогосдвигового регистра и со входом узлахранения старших разрядов кратных,управляющий вход узла хранения старших разрядов кратных соединен спервым выходом узла управления, выход младшей тетрады первого сдвигового регистра соединен с информационным входом старшей тетрады второго сдвигового регчстра, первый входпервого входного регистра соединен спервой входной шиной устройства,второй вход первого входного регистрасоединен с выходом памяти кратных,а выход - с первым входом сумматора, первый вход второго входногорегистра соединен с второй входнойшиной устройства, второй вход второго входного регистра соединен свыходом первого сдвигового регистра,а выход - со вторым входом сумматора.На чертеже представлена схема множительного устройства.Множительное устройство содержит память 1 кратных множимого, первый Входной регистр 2, первую Входную шину 3 устройства, сумматор 4, второй входной регистр 5, Вторую Входную шину 6 устройства, первый регистр 7 сдвига, второй .регистр Э сдвига, младшуютетраду 9 ВторОгО регвстра сдвига, узел 10.Подобным же образом вычисляютсяи следующие кратные. Если, например вычисляются кратные, соответствующие кодам 0010 - 1000 тетрадымножителя (2 А, ЗА, 4 А, 5 А, бА, 7 Аи 8 А), то узел 12 хранения должениметь семь ячеек для запоминанияв них старших разрядов кратных.Разрядность ячеек узла 12 меняетсяот одного бита (для 2 А) до четырехбит (для 8 А), Для кодов 1001 - 1111в тетраде множителя кратные не вычисляются, так как при этих кодахсуммирование заменяется вычитаниемиз частичного произведения кратных,соответствукщих кодам 0111 - 0001в тетраде множителя,Перед начат.м основных цикловумножения, кратные хранятся в па 50 55 6 О з 5 управления умножением, первый выход 11 узла управления умножением, узел 12 хранения старших разрядов кратных, реверсивный счетчик 13, старшую тетраду 14 первого регистра сдвига, второй 15 и третий 16 выходы узла управления умножением, выход 27 переноса из старшего разряда сумматора, выходную шину 18 устройства.Умно. кение в устройстве выполняется одновременно на четыре разряда множителя, начиная с младших разрядов. Разрядность сумматора 4 равна разрядности ячейки памяти 1 кратнык и регистров 7,8 сдвига.В начале операции вычисляются кратные множимого А. Так, для кратного 2 А множимое А подается на первый 2 и второй 5 входные регистры (с первой 3 и второй б входных шин устройства) и складываются в сумматоре 4. Результат с выхода сумматора 4 записывается в определанную ячейку памяти кратных, а выходной перекос, если он появится, запомнится в реверсивном счетчике 13 (предварительно сброшенном в 0), и оттуда записывается в соответствующую ячейку узла 12 хранения старших разрядов кратных, представляющего собой группу адресуемых регистров (ячеек). При вычислении кратного ЗА, кратное 2 А считывается из памяти 1 кратных и узла 12 хранения старших разрядов, Разряды кратного, считанные из памяти 1 кратных, подаются на первый входной регистр 2, а старший разряд из узла 12 поступает на установочный вход реверсивного .счетчика 1 3. На второй входной регистр 5 снова подается по входной шине б множимое А. После сложения в сумматоре 4 и добавления выходного переноса (если он появится) к содержимому реверсивного счетчика 23 получившееся кратное ЗА запишется в ячейки памяти 1 кратных и узла 12 хранения старших разрядов.мяти 1 и узле 12, множитель заносится (через сумматор) во второйрегистр 8 сдвига, а первый регистр7 сдвига обнуляется,В каждом цикле умножения, в зависимости от содержимого младшейтетрады 9, узел 10 управления умножением выдает на выход 11 соответствующий адрес. По этому адресусчитывается иэ памяти 1 кратных иузла 12 соответствующее кратное,все разряды которого, кроме старших,занесутся на первый входной регистр2. Старшие разряды этого кратногос выхода узла 12 занесутся в реверсивный счетчик через его установочные входы. На второй входной регистр 5 подается частичное произведение (нули в первом цикле) с первого регистра 7 сдвига.В зависимости от кода в младшейтетраде регистра 8, сумматор 4 выполнит или сложение или вычитание(кратного из частичного произведения). При появлении переноса на выходе 17 сумматора 4, он поступитна счетный вход реверсивного счетчика 13 и, в зависимости от сигналана выходе 15 узла управления умножением, произойдет или добавлениеили вычитание единицы из содержимогореверсивного счетчика )3.После сложения (вычитания) результат с выхода сумматора 4 заносится в первый регистр 7 сдвига, в котором затем произойдет сдвиг полученного частичного произведения вправо на четыре разряда. При сдвиге в старшую тетраду 14 регистра 7 сдвига передается по сигналу с выхода 16 узла 10 управления умножением содержимое реверсивного счетчика 13. Одновременно множитель храняшийся в регистре 8 также сдвинется на четыре разряда вправо. В младшей тетраде 9 этого регистра окажется следующая тетрада множителя, а в старшую тетраду регистра 8 заносится содержимое младшей тетрады регистра 7 сдвига. После умножения на последнюю (старшую) тетраду множителя узел 10 управления умножением выдаст сигнал окончания операции на выходную шину 18 устройства.Старшая часть произведения находится в регистре 7, младшая часть произведения - в регистре 8.Предлагаемое иэобретечие обеспечивает увеличение быстродействия множительного устройства за счет сокращения в два раза количества циклов суммирования на каждом шаге умножения, Если принять разрядность операндов равной 32, то при умножении одновременно на четыре бита множителя, в предлагаемом устройстве потребуется восемь циклов суммирования, вместо шестнадцати,В два раза также уменьшится количество циклов суммирования при вычислении кратных множимого. Если учесть время Фазы выборки команды, то полное время выполнения команды .умножения сократится примерно на 30-50 по сравнению с прототипом.Формула изобретенияМножительное устройство, содержащее сумматор, память кратных множимого, первый и второй сдвиговые регистры, узел управления, причем выход сумматора подключен ко входам первого и второго сдвиговых регистров и ко входу памяти кратных, вы"ход младшей тетрады второго сдвигового регистра соединен со входом узла управления, первый выход которого подключен к адресному входу памяти кратных, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия в устройство введены реверсивный счетчик, узел хранения старших разрядов кратных, первый и второй входные регистры, причем счетный вход реверсивного счетчика соединен с выходом переноса старшего разряда сумматора, установочный вход реверсивного счетчика соединен с выходом узла хранения старших разрядов кратных разрешающий вход счетчика соединен со вторым выходом узла управления, третий выход которого соединен с разрешаюшим входом старшей тетрады первого сдвигового регистра, а четвертый выход - с выходной шиной устройства, выход реверсивного счетчика соединен с информационным входом старшей тетрады первого сдвигового регистра и со входом узла хранения старших разрядов кратных, управляющий вход узла хранения старших разрядов кратных соединен с первым выходом узла управления, выход младшей тетрады первого сдвигового регистра соединен с информационным входом старшей тетрады второго сдвигового регистра, первый, вход первого входного регистра соединен с первой входной шиной устройства, второй вход первого входного регистра соединен с выходом памяти кратных, а выход - с первым входом сумматора, .первый вход второго входного регистра соединен с второй входной шиной устройства, второй вход второго входного регистра соединен с выходом первого сдвигового регистра, а выход - со вторым входом сумматора.Источники информации,принятые во внимание при экспертизе 1. Каган Б.М., Каневский Н.М. Цифровые вычислительные машины и752335 Составитель Н. Слюсаревчук Техред Н,Бабурка Корректор И. Муск Редактор И. Ко ака 747/8 Тираж 751ЦНИИПИ Государственного комитета Спо делам изобретений и открытий113035, Москва, Ж, Раушская наб Подписное/5 филиал ППП фПатент.ф, г. Ужгород, ул. Проектная, 4 системы; М., ффЭнергия.ф, 1973, с. 327 - 346.2. Электронная вычислительная машина, ЕС-. 1050, под ред. Ларионова А.М., М , Статистика, 1976, с. 67-69.3. Дроздов Е,А., Камарницкий В.А., Пятибратов А.П. Электронные вычислительные машины единой системы, М., Машиностроение, 1976, с81- 9;44 . Хетагуров Я . А Малишевский В . В ., Потураев О . С . Основы инженерно го проектирования управляющих ЦВМ, М .,Сов . радио, 1 9 7 2, с . 1 2 3-1 3 4 (прототип ) .