Управляемый делитель частоты импульсов

Союз СоветскихСоциалистическихРеспублик Оп ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ц) 736381(22) Заявлено 03.10.77 (21) 2528533/18-21с присоединением заявки Ло -(51) М. Кл.-" Н 03 К 23702 Гвсударствекиык комитет Опубликовано 25.05.80. Вюзглетень,% 19по делам изобретений и открытийДата опубликования описания 05.06.80(54) УПРАВЛЯЕМЫЙ ДЕЛИТЕЛЬ ЧДСТОТЫ ИМПУЛЬСОВ Изобретение относится к импульсной технике.Известен делитель частоты с программным управлением, содержащий коммутатор входных импульсов, три счетчика импульсов и три логических элемента ИЛИ, осуществляющих коммутацию поступления импульсов на счетчики 11. Соединения сцетчиков выполнены так, что первый счетчик осуществляет деление на целые числа, а коммутация осуществляется двумя другими счетчиками и логическими элементами.Недостатком этого делителя является его сложность.Наиболее близким по технической сущности к ггредлагаемому является делитель частоты, содержащий трехразрядный распределитель, каждый разряд которого состоит из триггера памяти, коммутационного триггера, причем нулевой выход триггера памяти данного разряда соединен с единичным входом коммутационного триггера последующего разряда, а нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами коммутационного триггера последующего разряла и триггера памяти предылугцего разряда, Х-разрялный распределитель, каждый разрял которого солержит триггер памяти, коммутационный триггер и логический элемент И-НЕ, а последний разряд - также дополнительный триггер, причем нулевой выход трипера памяти последнего разряда соелинсн с слпнггцным входом дополнительного триггера, нулевой выход которого соединен с нулевым вхолом этого триггера памяти, нх- левой выход коммутационного триггера пос леЛнего разряда соединен с нулевым входомдополнительного триггера и с входами логических элементов И-НЕ всех разрялов, елпницный выход дополнительного триггера также соединен с входами логических элементов И-НЕ всех разрядов 12.Этот делитель характеризуется недостаточной надежностью. Цель изобретения - повышение надежности.20 Поставленная цель достигается тем, чтов делитель частоты, содержащий трехразрялный распределитель, каждый разряд которых состоит из триггера памяти, коммутационного триггера, причем нулевой выходтриггера памяти данного разряда соединен с единичным входом коммутационного триггера последующего разряда, а нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами ком. мутационного триггера последующего разряда и триггера памяти предыдущего разряда, М-разрядный распределитель, каждый разряд которого содержит триггер памяти, коммутационный триггер и логический элемент И-НЕ, а последний разряд - также дополнительный триггер, причем нулевой выход триггера памяти последнего разряда соединен с единичньм входом дополнительюго триггера, нулевой выход которого соекцен с нулевым входом триггера памяти, нулевой выход коммутационного триггера юслсднего разряда соединен с нулевым входом дополнительного триггера и с входами логических элементов И-НЕ всех разрядов, ,цццчный выход дополц:тельного триггера также соединен с входами логических элемен о Гоп И-НЕ всех рязрядов, введеы четыре д)Иоктсльных логических элемн Га И-НЕ и л 0 иский элсмкт НЕ, цричм имлсвой )ыход коммутационного триг)сра )срвого разряда трехразрядного распрс,сл;)теля сс,и 25 цен с входами первого и второго дополнительных логических элементов И-Н 1 дичный выход комму тапиоко)х) тиГГс 1)а вто рого разряда трсхразрядкого распределит- ля соединен с входом первого доиол ительного логического элемга И.1 Е, выход ко- зо торого соединен с нулевым вя)дом попоц.тельного тригера и с вхс)дами логи ескпх элементов ИЕ Х разряд)н)го распределителя, едицичныс выходы три):еров ;амяти первого разряда трехразрядцого расцредслителя и последнего разряда )Х)-разр)дк)го распределителя сосдиц с входами второ- ГО ДОПОЛНИТЕЛЬ 0 00 ИЧССКОГО Э,)СХКТГ И-НЕ, улсвой выхо, коммутациок)юго "риггера последнего разряда Х-разрядного распрделителя соединен с вх)дох второго дополнительного логического элемента И-НЕ и через логический элемент НЕс вхогц)м третьего дополнительного логиского элемента И-НЕ, нулевой выход коммутационного триггера последнего разряда и единичныйвыход дополнительного триггера Х-разрядного распределителя соедиксцы с нулевыми входами коммутационных триггеров трех- разрядного распределителя, единичный выход коммутационного триггера первого разряда трехразрядного распределителя соединен с входом третьего дополнительного логического элемента И-НЕ, выход которого, а также выход второго дополнительного логического элемента И-НЕ соединены с входами четверого доцолцительного логического элемента И-НЕ. На чертеже приведена структурная электоическая схема предлагаемого делителя частоты. Делитель содержит Х-разрядньй распределитель 1, состоящий из триггеров памяти2-6, коммутационных триггеров 7-11, дополнительного триггера 12, логических элементов И-НЕ 13-17, трехразрядный распределитель 18, состоя)ций из триггеров памяти 19-21,коммутационных триггеров 22-24, логическиеэлементы И-НЕ 25-28, логический элементНЕ 29. Входной сигнал подан на входнуюшину 30; ка шины 31-35 поданы сигналы управления. Выходной сигнал снижается с выхода 36,Делитель работает следующим образом.В исходном состоянии триггеры памяти6 и 21 распределителей находятся в единичном состоянии; остальные триггеры памяти оооих распределителей находятся в нулевом состоянии; сигнал на входной шине30 отсутствует (равен логическому нулю).Пусть необходимо осуществить деление входной последовательности импульсов на 4,5. Для этого на шину 32 подается сигнал, равный логической единице. На остальные и:икы 31, 33, 34, 35 поступают сигналы, равные логическому нулю. С приходом на шиу 30 первого тактового импульса на нулевом выходе триггера 12 появляется сигнал, равный логическому нулю, который устанавивает триггер 6 в нулевсе состояние. Одк)временно сигналы, равные логическому нулю, появляются на нулевых выходах триггеров 8 и 22, которые устанавливают триггеры 3 и 19 в единичное состояние, а триггер 21 - в нулевое.После окончания действия тактового имульса на единичном выходе триггера 2 появляется сигнал, равный логическому нулю, который закрывает логические элементы И - НЕ 13 - -17 и блокирует сдвиг единицы в трсхразрядном распределителе. Поэтому с .риходом второго тактового импульса сдвиг единицы происходит только в Х-разрядном распределителе (триггер 4 устанавливается в единичное состояние, а триггер 3 возвра.цается в нулевое сост)янке), Аналогично с приходом третьего тактового импульса единица из триггера 4 переписывается в тригер 5, а с приходом четвртого импульса единицы из триггера 5 переписываются в тригер 6. После окончания четвертого тактового импульса на выходе логического элемента И-НЕ 26 формируется сигнал, равный логическому нулю, который через логический элемент И-НЕ 28 поступат на вь)ход 36 устройства.Поскольку на единичном выходе триггера 12 появляется сигнал, равный логической единице, блокировка сдвига единицы в трехразрядом распределителе снимается, ко логические элементы И-НЕ 13 - 17 остаются закрытыми сигналом, равным логическому нулю, с выхода логического элемента И-НЕ 25. Поэтому с приходом пятого тактового импульса сдвиг единицы происходит только в трехразрядном распределителе (триггер19 устанавливается в нулевое состояние, а триггер 20 - в единичное), При этом на единичном выходе триггера 19 появляется сигнал, равный логическому нулю, который закрывает логический элемент И-НЕ 26, и формирование выходного сигнала прекращается. После окончания действия входного импульса на выходе логического элемента И-НЕ 25 появляется сигнал, равный логической единице. Следовательно, с приходом шестого тактового импульса в единичное состояние устанавливаются триггеры 3 и 21, а триггеры 6 и 20 возвращаются в нулевое состояние. При этом опять сигнал, равный логическому 1 нулю, с единичного выхода триггера 12 закрывает логические элементы И-НЕ 13 - 17 и блокирует сдвиг единицы в трехразрядном распределителе. Далее с приходом седьмого тактового импульса триггер 3 устанавливается в нулевое состояние, а триггер 4 - в единичное, С приходом восьмого тактового импульса триггер 4 возвращается в нулевое состояние, а триггер 5 устанавливается в единичное. С приходом девятого тактового импульса на нулевом выходе триггера 11 появляется сигнал, равный логическому нулю, который устанавливает триггер 6 в единичное состояние, а триггер 5 - в нулевое и который через логический элемент НЕ 29 поступает на вход логического элемента И-НЕ 27.Поскольку на единичном выходе триггера 22 - логическая единица, на выходе логического элемента И-НЕ 27 формируется сигнал, равный логическому нулю, который через логический элемент И-НЕ 28 поступает на выход 36 устройства. После окончания действия тактового импульса устройство возвращается в исходное состояние.Для осуществления деления частоты на 5,5 управляющий сигнал, равный логической единице, подается на шину 31, для деления частоты на 3,5 сигнал, равный логической единице подается на шину 33. Аналогичным образом может быть осуществлено деление частоты на другое число.формула изобретенияУправляемый делитель частоты импуль сов содержащий трехразрядный распределитель, каждый разряд которого состоит из триггера памяти, коммутационного триггера, причем нулевой выход триггера памяти данного разряда соединен с единичным входом коммутационного триггера последующего разряда, а нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами коммутационного триггера последующего разряда и триггера памяти предыду 5 10щего разряда, 1 Х 1 в разрядн распределитель, каждый разряд которого одержит триггер памяти, коммутационный триггер и логический элемент И-НЕ, а последний разряд - (также дополнительный триггер),причем нулевой выход триггера памяти последнего разряда соединен с единичным входом дополнительного триггера, нулевой выход которого соединен с нулевым входом этого триггера памяти, нулевой выход коммутационного триггера последнего разряда соединен с нулевым входом дополнительного триггера и с входами логических элементов И-НЕ всех разрядов, единичный выход дополнительного триггера соединен с входами логических элементов И-НЕ всех разрядов, отличающийся тем, что, с целью повышения надежности работы устройства, в него введены четыре дополнительных логических элемента И-НЕ и логический элемент НЕ, причем нулевой выход коммутационного триггера первого разряда трехразрялного распределителя соелинсн с входами первого и второго допол 15 20 явке2348074/21, кл. Н 03 К 23/02, 16,04.76(прототип) нительных логических элементов И-НЕ, единичный выход коммутационного триггера второго разряда трехразрядного распределителя соединен с входом первого дополнительного логического элемента И-НЕ, выход25которого соелинен с нулевым входом дополнительного триггера и с входами логическихэлементов И-НЕ М-разрядного распределителя, елиничнь 1 е выходы триггеров памятипервого разряда трехразрядного распределителя н последнего разряда М-разрядного распрелелителя соединены с входами второгодополнительного логического элемента И-НЕ,нулевой выхол коммутационного триггерапослелнего разряда 1 х 1-разрядного распределителя соединен с входом второго дополнительного логического элемента И-НЕ ичерез логический элемент НЕ с входом третьего дополнительного логического элемента И-НЕ, нулевый выход коммутационноготриггера последнего разряда и единичный4 О выхол лополнительного триггера Х-разрядного распределителя соединены с нулевымивходами коммутационных триггеров трехразрядного распределителя, единичный выход коммутационного триггера первого разряда трехразрядного распределителя соеди 45 НЕН С ВХОЛОМ тРетьего Дополнительного логического элемента И-НЕ, выход которого,а также выход второго дополнительного логического элемента И-НЕ соединены с входами четвертого дополнительного логического элемента И-НЕ.Источники информации,принятые во внимание при экспертизе1. Патент Великобритании1225772,кл. НЗА, опубл. 24.03.71.2. Авторское свилетельство СССР по заГ 5 Со г иии или 1.,оторс: К. фрин Корректор 11ираж 195 11 одписиос Ролик,орионоваЛакан 244) 48 ЦНИИГ 4 И Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж 35, Раунскан наб., д. 45 Филиал 1 ПГ Патент г. Ужгород, ул. Проектная, 4