Резервированный делитель-формирователь

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУОпубликовано 25.05.80. Бюллетень 19 по делан изсоретеиий и открытийДата опубликования описания 27.05.80(54) РЕЗЕРВИРОВАННЫЙ ДЕЛИТЕЛЬ - ФОРМИРОВАТЕЛЬ Изобретение относится к импульсной технике и может быть использовано для организации синхронной работы каналов резервированного цифрового комплекса.Известны резервированные делители импульсов 1 и 2 .Первое из известных устройств содержит делитель частоты, элемент памяти, мажоритарный элемент, сигнал с выхода которого непосредственно используется для синхронизации работы делителей различных каналов 1.Недостатком известного устройства является влияние одного отказа на синхронный пуск делителей при условии использования в качестве источников счетных импульсов автономных для каждого канала генераторов.Наиболее близким по технической сущности является резервированный делитель- формирователь, содержащий счетчик на Э-триггерах, К 8-триггер, элемент задержки на базе Р-триггера, подключенного через мажоритарный элемент и элемент ИЛИ к запускающему входу счетчика 2.Недостатком известного устройства является нарушение синхронного пуска счетчиков при одном отказе: например, отказ одного из каналов фиксируется на входе мажоритарных элементов как разрешаю(ций сигнал для прохождения импульсов, снимаемых с элемента задержки собственного и сосе(него каналов. В этом случае мажоритарный элемент не может блокировать одну возможную неисправность, если источники счетных импульсов в каждом канале - независимые асинхронные генераторы.Цель изобретения - повышение надеж 1 о ности работы устройств. Поставленная цель достигается тем, чтов резервированном делителе-формирователе, содержащем три канала деления, каждый 15из которых содержит источник синхронизирующих сигналов, выход которого подключен к первым входам элемента задержки и делителя частоты, выход которого подключен через элемент памяти ко второму входу элемента задержки, первый выход кото О рого соединен с первым входом элементаИЛИ, а второй выход - через мажоритарный элемент со вторым входом элемента ИЛИ своего канала деления и непосредственно со входами мажоритарных элементов3других каналов деления, в каждый канал деления введены формирователь, одиночного импульса, двухфазный триггер, дополнительный элемент ИЛИ и элемент ЗИ-ИЛИ, при этом первый вход двухфазного триггера соединен с выходом элемента памяти, второй вход -- с выходом дополнительного элемента ИЛИ, а выход - с первым входом элемента ЗИ-ИЛИ, выход которого подключен к третьему входу элемента ИЛИ, выход которого через формирователь одиночного импульса подключен ко второму входу делителя частоты и ко второму входу элемента памяти, и второй вход формирователя одиночного импульса соединен с источником синхронизирующих сигналов, причем второй выюд элемента задержки одного канала деления соединен со входами элементов ЗИ-ИЛИ каждого канала дечения и со входами до. полнительньгх элементов ИЛИ других каналов деления 2.На чертеже представлена структурная электрическая схема резервированного делителя-формирователя.Устройство содержит три канала деления. В состав каждого канала делсния входят источник 1 синхронизир"ющпх сигналов, формирователь 2 одиночного импульса, выход которого подключен к запускающему входу делителя 3 частоть:, выход делителя подключен к установочному входу элемента 4, который через элемент задержки 5 подключен к мажоритарным элементам 6. В свою очередь элементы задержки 5 соседних каналов подключены к дву. фазному триггеру 7 через элемент ИЛИ 8. Кроме того, все элементы задержки через элемент ЗИ-ИЛИ 9, ИЛИ 1 О, подключены к формирователю 2,Резервированный делитель-формирователь работает следующим образом.Г 1 ри включении питаювих напряженийисточники синхронизиругощих сигналов 1 воз. буждаются и на счетный вход делителя 3начинают поступать импульсы.При переполнении делителя или дешифрации заданного количества импульсов происходит срабатывание элемента 4 памяти.Сигнал фазирования с выхода элемента памяти через элемент 5 задержки поступаетна вход мажоритарного элемента. Кроме того, инверсный сигнал элемента 4 памяти переводит двухфазный триггер 7 в нулевое состояние, а сигнал с его выхода проходитчерез элемент ЗИ-ИЛИ 9, элемент ИЛИ 10и разрешает срабатывание формирователя 2.Как только происходит срабатывание элемента 5 задержки соседнего канала, двухфазный триггер 7 через элемент ИЛИ 8переводится в единичное состояние.В связи с этим одновременно на выходахэлементов ЗИ-ИЛИ 9 и мажоритарного эле 35 мента 6 возникает логический нуль. Если на выходе элемента задержки 5 собственного канала сформирован сигнал, то происходит запуск (обнуление) делителя 3 при по 4 моши формирователя 2. Таким образом, двухфазный триггер 7, элемент ЗИ-ИЛИ 9 приисправной работе каналов не оказывают впияние на синхронную работу делителей.При отказе одного из соседних каналов, регистрируемого как логическая единица, двухфазные триггеры 7 работающих каналов переводятся в нулевое состояние и разрешают прохождение сигналов через элемент9 по входам ЗИ. В результате этого формирователь 2 запускается только по совпадению сигналов фазирования собственного и соседнего каналов.Если отказ регистрируется как логический нуль, то в этом случае мажоритарный элемент 6 блокирует неисправность, и запуск формирователя 2 происходит по совпадению фазирующих сигналов собственного и соседнего каналов.При отказе двух соседних каналов по сигналам с выходов элемента задержки 5 типа логическая единица фазирующий сигнал через элемент ЗИ-ИЛИ 9 запускает формиро. ватель 2 и этим самым обеспечивается периодичность работы устройства. Отказ двух соседних каналов типа логический нуль не блокируется. Однако, в этом случае элемент ИЛИ 10 и формирователь 2 не препятствуют работе делителя 3 частоты.Формула изобретенияРезервированный делитель-формирователь, содержащий три канала деления, каж. дый из которых содержит источник синхронизирующих сигналов, выход которого подключен к первым входам элемента задержки и делителя частоты, выход которого подключен через элемент памяти ко второму входу элемента задержки, первь 1 й выход которого соединен с первым входом элемента ИЛИ, а второй выход - через мажоритарный элемент со вторым входом элемента ИЛИ своего канала деления и непосредственно со входами мажоритарных элементов других каналов деления, от,гичающийся тем, что с целью повышения надежности работы устройства, в каждый канал деления введены формирователь одиночного импульса, двухфазный триггер, дополнительный элемент ИЛИ и элемент ЗИ-ИЛИ, при этом первый вход двухфазного триггера соединен с выюдом элемента памяти, второй вход - с выходом дополнительного элемента ИЛИ, а выход - с первым входом элемента ЗИ-ИЛИ, выход которого подключен к тре. тьему входу элемента ИЛИ, выход которого через формирователь одиночного иМпульса подключен ко второму входу делите.чя частоты и ко второму входу элемента памяти, а второй вход формировагеля Одиночного импульса соединен с источником синхронизирующих сигналов, причем второй выход элемента задержки одного канала деления соединен со входами элементов ЗИ-ИЛИ каждого канала деления и со входами дополни736382 тельных элементов ИЛИ других каналовделения.Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР427480, кл. Н 03 К 23/02, 1974.2. Авторское свидетельство СССР477545, кл. Н 03 К 23/02, 1975 1 прототип) . АКОНОП Составитель В екред К. Шуф ираж 995 Редактор Н. Катаманина Заказ 2449/48 нного комитет тений и открРаушская н Ужгород, ул. ЦНИИПИ Государствпо делам изобр13035, Москва, Ж - 3 Филиал ППП сПатент г. латман Корректор Н. Степ Подписное а СССР ытий аб., д. 4/5 Проектная,