Программируемое постоянное запоминающее устройство

ОП ИКАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(53) УДК 628.327. .6 (088.8) по делам изобретений и открытий(54) ПРОГРАММИРУЕМОЕ ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВОИзобретение относится к вычислительной технике и предназначено для одноразовой записи, хранения и многоразового считывания информации произвольно большого объема.Известно программируемое постоянное запоминающее устройство (ППЗУ), содержащее матричный накопитель, входной дешифратор, блок управления и усилители выхода, причем выходы входного дешифратора подключены ко входам матричного накопителя, выходы которой связаны со входами усилителей выхода, а выход блока управления присоединен ко входам усилителейвыхода 11 . Недостатками устройства являются значительная потребляемая мощность на единицу информации, низкий фактор качества и сравнительно низкая степень интеграции.Наиболее близким к предлагаемому является ППЗУ, содержащее матричный накопитель, входы которого соединены с выходами дешифратора строк и селектора, соединенного через дешифратор слов с первым выходом блока управления, и выходные усилители 2. 2Устройство обладает рядом недостатков.В частности, высокая мощность потребления на единицу информации, особенно в режиме записи ухудшает температурный режим кристалла, накладывает повышенные требования на размеры элементов, изоляцию между ними и усложняет технологию изготовления кристалла ГтПЗУ. Кроме того, функциональная схема устройства предусматривает использование одних и тех же элементов в слаботочном (режим считывания) и силь- О ноточном (режим записи) режимах работыППЗУ, что приводит к увеличению размеров этих элементов и плошади кристалла, а использование нри программировании ППЗУ значительных по величине амплитуд напряжения предполагает наличие высоких пробивных напряжений у транзисторов схемы. Цель изобретения - повышение информационной емкости и снижение потребляемой мошности устройства за счет разделения каналов записи и считывания.Указанная цель достигается тем, что в ППЗУ, содержащее матричный накопитель, входы которого соединены с выходами дешифратора строк и селектора, соединенного через дешифратор слов с первым выходом блока управления, и выходные усилители, введены дешифратор разрядов и инверторы, входы которых соединены со вторымвыходом блока управления, а выходы подключены соответственно к матричному накопителю и выходным усилителям, выходы которых соединены,со входами дешифратора разрядов, управляющий вход которогоподключен к первому выходу блока управления, а выходы дешифратора разрядов соеводинены с соответствующими входами селектора.На чертеже изображена блок-схема предлагаемого программируемого постоянногозапоминающего устройства.Выходы входного дешифратора 1 присоединены к соответствующим входам выборкистроки матричного накопителя 2, ко входамвыборки слов/разрядов которого подключены выходы селектора 3. Выходы накопителя 2 соединены со входами инверторов 4, кдополнительному входу которых подсоеди- фнен второй выход блока 5 управления, первый выход которого связан с дополнительным,выходом дешифратора 6 слов и с дополнительным входом дешифратора 7 разрядов. Первый и второй выходы дешифратора 6 слов соединены с первым и вторымвходами селектора 3, остальные входы которого объединены с соответствующими выходами дешифратора 7 разрядов. Выходы инверторов 4 соединены со входами усилителей8 выхода. Выходы ППЗУ присоединены ко фвходам дешифратора 7 разрядов,Предлагаемое программируемое постоянное запоминающее устройство работает врежимах записи, хранения и считывания информации.ззВ режиме записи информации подачавходного сигнала логической 1 на вход 1блока 5 управления переводит ППЗУ в режим необращения, при котором производится запись информации, Выходные сигналыблока управления блокируют инверторы 4и дешифратор 6 слов, запрещая подачуадресного кода управления селектором 3 исчитывание информации через инверторы 4,одновременно подается разрешающий сигнал на дешифратор разрядов 7. Инверторы 4 мустанавливают выходы усилителей выхода 8ППЗУ в состояние логической 1. Комбинацией входного кода на входном дешифраторе 1 выбирается строка матричного накопителя. На выходыбых.1 - Вых.8 ПГ 1 ЗУ, соединенные со входами дешифратора.разрядов 7,56подается комбинация логических сйгналов,в соответствии с которой дешифратор 6 разрядов вырабатывает выходной код, управляющий выбором селектором 3 определенного разряда выбранной строки накопителя2, в который производится запись информации.Запись логической 1 производится подачей импульса тока питания накопителя,который пережи гает плавкую перемычку ячейки выбранного разряда (цепи питания на блок-схеме условно не показаны).Запись логического О определяется наличием плавкой перемычки, и импульс тока при этом в выбранную ячейку не подается. Перебором комбинаций логических сигналов на выходах Ьых.1 - Вых.8 и, следовательно, на входах дешифратора разрядов 7 выбираются последовательно адреса всех ячеек выбранной строки матричного накопителя и записывается информация в соответствии с заданной программой. Комбинации кода на входах Вх,3 - Вх.6 входного дешифратора 1 обеспечивают перебор всех строк накопителя 2.В режиме записи работают входной дешифратор 1, блок 5 управления, дешифратор 7 разрядов, селектор 3, матричный накопитель 2.В режиме считывания информации в ППЗУ поступающий на входы Вх.3 - Вх.6 входного дешифратора 1 входной код преобразуется в адресный, подаваемый на входы накопителя 2 и возбуждающий одну из строк. На вход Вх.2 дешифратора 6 слов приходит сигнал обращения к одному из слов выбранной строки накопителя. Адресный код с дешифратора слов поступает в половину селектора 3, работающую при считывании, и подготавливает к считыванию выдранное слово.Таким образом, наличие адресной информации на входах Вх.3 - Вх.6 входного дешифратора и входе Вх.2 дешифратора слов в сочетании с разрешающим сигналом логического О на входе Вх.1 блока 5 управления выбирают в матричном накопителе и подготавливают к считыванию ячейки одного слова. Считывание информации начинается при поступлении на инверторы 4 разрешающего сигнала с блока 5 управления. Инверторы 4 производят опрос подготовленных к считыванию информации ячеек слова, и считываемую информацию поразрядно в параллельном коде передают на входы выходных усилителей 8.Следует отметить, что в режиме считывания информации схемы дешифратора 7 разрядов часть схемы селектора 3, работающая только при записи, находится в обесточенном состоянии, что дает заметную дополнительную экономию по току потребления,Блок 5 управления в зависимости от сигнала на входе Вх,1, выдает сигналы разрешения считывания информации, а при записи информации вырабатывает два управлякщих сигнала, один из которых разрешает работу дешифратора 7 разрядов с одновременным запрещением работы дешифратора 6 слов, второй сигнал запрещает считывание информации инверторами 4,Введение новых блоков в ППЗУ, а также наличие новых связей между ранее су 733026шествовавшими блоками обеспечивает снижение потребляемой мощности на единицу информации, улучшение теплового режима кристалла и фактора качества (произведение мощности потребления на время задержки распространения сигнала), а также повышение надежности устройства и степень интеграции на кристалле. Логическое управление в цепи записи информации через выходы ППЗУ и введение дополнительных цепей между блоками ППЗУ и матричным накопителем. а также возможность отключения части устройства, работающей только при записи, от цепей питания приводит к дополнительному снижению мощности потребления и требований к параметрам элементов, а также к улучшению температурного режима кристалла, Уменьшение напряжения программирования запоминающей матрицы значительно снижает требования к пробивным напряжениям транзисторов и размерам элементов матрицы. Использование трехпроводной схемы обращения к запоминающей матрице с управлением по двум линиям и считыванием по третьей позволяет разделить цепи записи и считывания, уменьшить число элементов и протяженность цепей протекания значительных по величине токов записи информации,Формула изобретения Программируемое постоянное запоминающее устройство, содержащее матричный накопитель, входы которого соединены с выходами дешифратора строк и селектора, соединенного через дешифратор слов с первымвыходом блока управления, и выходные усилители, отличающееся тем, что, с цельюповышения информационной емкости и сни 1 Ожения потребляемой мощности устройстваза счет разделения каналов записи и считывания, в него введены дешифратор разрядови инверторы, входы которых соединены совторым выходом блока управления, а выходы подключены соответственно к матричному накопителю и выходным усилителям, выходы которых соединены со входами дешифратора разрядов, управляющий вход которого подключен к первому выходу блокауправления, а выходы дешифратора разрядов соединены с соответствующими входами20 селектора.Источники информации,принятые во внимание при экспертизе1. МС 1 - 151 Мегпогу. Каталог. 1975, серии 5330, 5331, 6330, 6331, с. 97, рис. В 132.2. Электронная промышленность, Мо 1,1974, с, 23, рис. 4 (прототип),.733026 Ьи 1 ВИХР ВЬхЗ ЬЫХ 4 ВЫ 5 ВЫХ 6 ЬЫО Вы 6Составитель В. Рудаков Редактор С. Лыжова Техред К. Шуфрич Корректор Г. Назарова Зак аз 1563/13 Тираж 662 Подписное ЦН ИИП И Государствен ного ком итета СССРпо делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д, 4/5Филиал ППП Патент г. Ужгород, ул. Проектная, 4