Частотно-фазовый дискриминатор

(22) Заявлено 270177 (21) 2447627/18-21 (51)с присоединением заявки М(23) ПриоритетОпубликовано 2511.79 Бюллетень Мо 4 3 (5Дата опубликования описания 27.11.79 03 К 5/18 осударетиенный комитет СССР по делам изобретений и открытия2) Автор изобре я Е. И. Усышк итель Всесскзны чно-исследовательский кинофотоинстит( 54 ) ЧР СТОТЦО - ФАЗОВЫЙ ДИСКРИИИНАТОР ействие эле 15 тора являетпри дискриеск ойся дискри.эталонсущности к зая минатор, с одерной частоты, в чен к первому второй вход ко дом логическог ходы делителя входами трех л выходы первого соединены с РБ-входы которых тоты выхо высов И,орыхеров,собой Изобретение относится к импульсной технике.Известен частотно-фазовый дискриминатор, содержащий генератор эталонной частоты, различающий узел из двух триггеров, на вход одного из которых подключен эталонный генератор, а на вход второго - источник ведомой (измеряемой) частоты (от генератора электропривода и т.п,), формирующий узел из двух триггеров и сумматора и логические элементы связи между Формирующим и различающим узлами, обеспечивающие логическое взаимод ментов при работе 1 .Недостатком дискриминася наличие фазовой ошибкиминации.Наиболе е близким по техничвленному являет жащий генератор ыход которого под входу делителя ча торого соединен с о элемента ИЛИ, а частоты соединены огических элемент и третьего иэ ко входами двух тригсоединены между Данилин и В. Ш. Зельдин и подктаочены к выходу логического элемента ИЛИ, а С-вхОды соединены со входной шиной, и Фазовый различитель, состоящий из двух различающих триггеров выход каждого из которых соединен с первы". входом одного из двух логических элементов И и одним входом Формирующего ЗК-триггера, выходы которого соединены со вторыми входами упомянутьк двух логических элементов И, выходы которых подключены ко вторым входам соответствующих триггеров фазовогоо различит еля 21 .Недостатком данного дискриминатора является значительная длительность переходного процесеа при изменении режима.Цель изобретения - уменьшение длительности переходных гроцессов при изменении режима.Поставленная цель достигается тем, что в дискриминатор, содержащий генератор эталонной частоты, выход которого подключен к первому входу делителя частоты, второй вход которого соединен с выходом логического элемента ИЛИ, а выходы делителя частоты сое,инены со входами трех логических элементов И, выходы первого и третьего из которых соединены с Р-входами двухтриггеров, Я-входы которых соединены между собой и подключены к выходу логического элемента ИЛИ, а С-входы соединены со входной шиной, и фазовый различитель, состоящий из двух разли. чающих триггеров, выход каждого иэ которых,соединен с первым нходом одного из двух логических элементов И и одним входом формирующего .3 К-триг-, гера, выходы которого соединены со вторыми входами упомянутых двух логи ческих элементов И, выходы которых подключены ко вторым входам соответ- ствующих триггеров фазового различителя, внедены два Р-триггера, элемент задержки, логический элемент ЗАПРЕТ и последовательно соединенные интегра 15 тор и Формирующий усилитель, нход которых соединен с одним из выходов формирующего триггера фазового различителя, вход одного из различающих триггеров подключен к выходу нторого из упомянутых логических элементов И, вход второго различающего триггера соединен с выходом логического элемента ЗАПРЕТ, один вход которого через элемент задержки соединен со входной ши ной, а второй вход подключен к инверсному выходу одного из триггеров,.прямые выхоцы каждого из триггеров подключены к Р-входам Р-триггеров, В-входы которых объединены и соединены с 30 выходом логического элемента ИЛИ, причем С-входы Р-триггеров соединены с выходом геНератора эталонной частоты, .а их выходы - со входами логического элемента ИЛИ. 35 Структурная электрическая схема описываемого дискриминатора приведена на чертеже.Дискриминатор содержит генератор 40 эталонной частоты 1, делитель частоты 2, логические элементы И 37, Р-триггеры 8 11, логический элемент ИЛИ 12, различающие Р-триггеры 13, 14, Формирующий 3 К-триггер 15, элемент задержки 16, логический эле мент ЗАПРЕТ 17, интегрирующий усилитель 18, формирующий усилитель 19.Входной сигнал подается на входную шину 20. Выходной сигнал снимается с выхода 21. 50Работу схемы можно пояснить следующим образом, Импульсы эталонной частоты Е частотой в Р раз больше заданной частоты синхронизации поступают на делитель частоты 2, вследстние 55 чего на логических элементах 35, поянляются прямоугольные сигналы частотой Х /р. Сигнал частотой Е /р логического элемента И 4 поступает на вход различающего триггера 13 в качестве 60 эталонного сигнала, а сигнал измеряемой частоты поступает на.вход второго различающего триггера 14 через элемент задержки 1 6 и логический .элемент ЗАПРЕТА 17. Рассмотрим работу в режимах сравнения частот и фазовом режиме.Первый частотный режим.Предположим, что период ведомой частоты больше эталонной. Вследствие этого сразу после включения или спустя некоторое незначительное время импульсы совпадут на выходе логического элемента И 3. Этот момент (1) фикснру ется триггером 9. Триггер 9, переключаясь, подготавливает переключение Р-триггера 11 и одновременно через логический элемент ЗАПРЕТ 17 блокирует поступление импульсов ведомой частоты на вход различающего триггера 14. Вследствие этого на вход различающего триггера 13 поступают подряд два импульса эталонной частоты. При этом устройство переводится в первый частотный режим (режим фазной Фиксации) и на прямом выходе формирующего триггера 15.появляется сигнал логической 1113После этого происходит перестройка счетчика по логической цепи обратной связи. При приходе ближайшего очередногО импульса эталонной частоты ЙЛ происходит срабатывание триггера 9. Его выходной сигнал через логический элемент ИЛИ 12 воздействует на установочные входы триггеров 9 и 11 и сбрасывает их н исходное состояние. Одновременно делитель частоты 2 этим сигналом задерживается в состоянии р + 1. Это означает его перестройку на такое количество импульсов частоты Йл, которое необходимо для того, чтобы прошедший блокированный импульс измеряемой частоты как бы совпадал с состоянием т (т = 3) делителя частоты 2.После этого и до момента, пока Фазорассогласование сравниваемых импульсов не превысит 2 /р, импульсы поочередно поступают на соответствующие входы различающих триггеров 13 и 14, выходное состояние котбрых при этом не меняется.фазовый режим= Й /р.Переход из первого частотного режима в фазовый режим происходит при увеличении измеряемой частоты Г причем для перехода в фазовый ражим необходимо, чтобы на вход различающего триггера 14 поступили подряд два импульса измеряемой частоты Й, Этот момент (1) наступает при фазора:сог.- ласовании сравниваемых импульсов, равном 2 % /р. При этом импульс измеряемой частоты й совпадает с импульсом на выходе логического элемен га И 5, что фиксируется переключением триггера 8. Триггер 8 подготавливает переключение Р-триггера 10, которое происходит при приходе ближайшего бчередного импульса эталонной частоты, В момент переключения делитель частоты 2 через логический элемент ИЛИ 12переключается в состояние и ф 1,мичуя состояние в. Вследствиеэтого на. нход различающего триггера 13 поступления очередногоимпульса эталонной частоты не произойдет, а на вход различающего триггера 14 поступят дна импульса подряд,переведя устройство и режим сравненияФаз. В этом режиме скважность выходного напряжения пропорциональна фазорассогласонанию сравниваемых импульсных сигналов и не превышает 1/р.Дан"ные импульсы поступают на интегратор18, где преобразуются в треугольные.Импульсы треугольной Формы преобразуются формирователем 19 в импульсыпрямоугольной формы, являющееся выходным сигчалом.Второй частотный режим Й У Е /р .Переход но второй частотйый режимпроисходит при дальнейшем увеличенИИизмеряемой частоты Е. этот момент 20(1) наступает при фазорассогласовании сранниваемых импульсов, равном2%/р. При этом происходят переключения, аналогичные описанным. При переходе из первого частотного режима в 25фазовый переключаются триггеры 8, 10,происходит перевод делителя частоты2 н состояние щ + 1, минуя состояниещ, вследствие этого блокируется поступление очередного эталонного имйуль 30са и на вход различающего триггера 14поступают подряд два импульса, переводя устройство во второй частотныйрежим, характеризующийся нулевым напрякением на выходе Формирующего 35триггера 15 иследовательно, на выходе 21,Переход из нторого частотного режима н фазовый происходит при.уменьшении частоты Г. При этом наступает 40момент, когда фазорассогласованиеимпульсов достигнет 2 Т/р и импульс иудамеряемой частоты Й совпадает с выходным напряжением логического элемента И 3. Произойдут переключения, 45аналогичные описанным при работе впервом частотном режиме; посредствомлогического элемента 15 блокируется поступление очередного импульсаизмеряемой частоты Г и на вход различающего триггера 13 поступят подяд дна импульса. эталонной частоты,и этом дискриминатор переведется,и Фазовый режим, Одновременно произойдет сброс делителя частоты 2 в состояние в+1, Переход из фазового режима в первый частотннй произойдетпри дальнейшем уменьшении частоты Ю.При Фазорассогласовании сравниваемыхклпульсов, равном 2 Х/р, произойдетсовпадение импульса й с выходным импульсом логического элемента И 3 и далее произойдут вышеописанные переключения.формула изобретенияЧастотно-фазовый дискриминатор, содержащий генератор эталонной частоты, выход которого подключен к первому входу, делителя частоты, второй вход которого соединен с выходом логического элемента ИЛИ, а выходы делителя частоты соединены со входами трех логических элементов И, выходы первого и третьего из которых соединены с О-входами двух триггеров, Я-входы которых соединены между собой и подключены к выходу логического элемента ИЛИ, а С-входы соединены с входной шиной, и Фазовый различитель, состоящий из двух различающих триггеров, выход каждого из которых соединен с первым входом одного из двух логических элементов И и одним входом Формирующего 3 К.-триггера, выходы которого соединены со нторьачи входами упомянутых двух логических элементов И, выходы которых подключены ко вторым входам соответствующих триггеров Фазового различителя, о т л и ч а ю щ и й с я тем, что, с целью уменьшения длительности переходных процессов при измерении режима работы, в него введены дна О-триггера, элемент задержки, логический элемент ЗАПРЕТ и последовательно соединенные интегратор и Формирующий усилитель, вход которых соединен с одним из вйходов формирующего триггера фазового различителя, вход одного из различающих триггеров подключен к выходу второго из упомянутых логических элементов И, нхад вторбго различающего триггера соединен с ны" ходом логического элемента ЗАПРЕТ, один вход которого через элемент задержки соединен со входной шиной, а второй вход подключен к инверсному, выходу одного из триггеров, прямые выходы каждого из триггеров подклочены к О -входам О-триггеров, В-входы которых объединены и соединены с выходом лсгического элемента ИЛИ, причем С-входы О-триггеров соединены с ньходом генератора эталонной частоты, а ик выходы - со входами логического элемента ИЛИ.Источники инФормации,принятые во внимание при экспеотизе1. Авторское свидетельство СССР 9 379049, кл. Н 03 К 9/Об, 30.10.70,2. Патент США Р 3857103,кл. 328-133, 24.12.72,Заказ 7243(бО Тираж 10 б 0 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5 ФВ Филиал ППП Патентг. Ужгород ул. Проектная, 4