Запоминающее устройство

ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспубликТОМСКОМУ СВИДИТИЛ тэ ннтельное к авт,а"="- (513 М. Кл..7521) 2302252/ явле С 11/О присоединениЯЗ) Приоритет заявки Гиудврвтвенный квве6 оветв Министров ВЫве делам изобретениин втнрвэтнй(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО выходного коммутатора, а входные шины устройства - с первыми входами входного коммутатора, выходы которого подключены ко вторым входам регистра числа. Устройст во также содержит блок управления, пер вый йхэд кэтэрэгэ соединен с первым вье ходом 1 ннхоэннзатора ьтэрьэе входы с выхэдами дешнфрптэра вьбэра операции уэомт нс вхэ ,;-:" эрэгэ подключены " вы ходам регнс.ра вьэбэра операции обмена, первые выходы блэка управления соединены с другими входами выходного коммутатора, вторые выходы - с третьими входами регистра числа, третьи выходы со вторымн входами входного коммутатора и четвертью выходы - со вторыми входами усилителей воспроизведения.При монопольном обращении к последовательно расположенным ячейкам памяти этогэ запэминаюшегэ устройства необходимо прп каждом обрашении формировать следуюший код адреса и код выбора операции обмена, передача которых снижает надежнэсть системы в целом. Поэтому з усилиты к одиньэтом вых чер нен Пр ны и вос из вхо т ре ов выходного дные формиронакопителя, ми регистра йства - с вых вход разрянами о ниэ коммуатели эра и черезазрядными шишины - со вхыхэдные шины уст т сдресреса, дами Изобретение относится к запэминаюшим уст эойствам.Известно устройство, содержащее регистр н дешифратор адреса, подключенные к накопителю, синхронизатор, регистр числа, соединенный с выходным коммутаторомНедостатком устройства является низкая эффективность его использования при работе с устройствами - потрабнтелямн, информационная разрядность которых меньше разрядности запоминающего устройства,Из основного авт,св. % 52601 9 известно запоминаюшее устройство, содержащее регистр адреса, выходы которого через дешифратор адреса подключены к адресным шинам накопителя, а его выходные шины роизведения подсоедидов регистра числа. истра числа соедине роховец, П, И, Луговцов,е Д Т рэфнмэвдля органиэации монопольного режима используется счетный регистр адреса, в который заносится начальный код адреса и при каждом последующем обращении синхронизатор вырабатывает импульс, поступа ющий на счетный вход регистра адреса для выполнения команды по следующему адресу запоминающего устройства беэ передачи кода адреса по адресным шинам.Недостатком известного устройства является точто монопольный режим возможен лишь при обмене с потребителем, данным с максимальной разрядностью (например, только словами) запоминающего устройства. Зто снижает надежность уст 15 ройства, так как при обмене денными укороченным форматом (например, при обмене полусловами и чвтвертьсловамибайтами) когда в зависимости от операции обмена нужно записывать в одну ячей-О ку запоминающего устройства, например полуслова или байты, такой режим невозможенн.Цель изобретения - повышение надежности устройства.15Зто достигается тем, что устройство содержит дополнительный коммутатор, входы которого подключены соэтветственно к дополнительному выходу синхронизатора и выходам дешифратэра выбора операции Ро обмена и регистра выбора операции обмена, а выходы дополнительного коммутатора соединены соответственно со входами регистра выбора операции обмена и со счетным входом регистра адреса.35На чертеже дана структурная схема устройства, информационная разрядность которого составляет, например, четыре байта.Запоминающее устройство содержит накопитель 1, регистр 2 числа, усилители 3 воспроизведения, разрядные формирователи 4, регистр 5 адреса, дешифратор 6 адреса, синхронизатор 7, регистр 8 выбора операции обмена, состоящий, например; 5 из триггеров 9, дешифратор 10 выбора операции обмена, блок 11 управления, аходной коммутатор 12, выходной коммутатор 13, дополнительный коммутатор 14, шины 15-24, причем 15, 17, 19 и 5 а 21 - выходные шины, 16, 18, 20 и 22- входные шины, 23 - адресные шины, 24 - шина "признак монопольного режима. Выходы регистра 5 адреса через деМ55 шифратор 6 подсоединены к адресным шинам накопителя 1. Выходы накопителя 1 через усилители воспроизведения 3 подключены к первым входам регистра %фла 2. Выходы регистра числа 2 соединены с одними иэ входов выходного коммутатора 13 и через разрядньа формирователи 4 соединены с разрядними шинаминакопителя 1. Выходы входного коммутатора 12 подключены ко вторым входам рвфгистра числа 2. Первый вход блока 11управления соединен с первым выходомсинхронизатора 7, вторые входы блока 11.с выходами дешифратора 10 выбора операции обмене, ьходы которого подключенык выходам регистра 8 выбора операцииобмена, Первые выходы блока 11 управления соединены с другими входами выходного коммутатора 13, вторые выходыс третьими входами регистра числа 2,третьи выходы - со вторыми входами входного коммутатора 12 и четвертые выходыблока 11 - со вторыми входами усилителей 3 воспроизведения, К первому входукоммутатора 14 подключен дополнительныйвыход синхронизатора 7. Ко вторым входам коммутатора 14 подключены выходыдешифратора 10 выбора операции обмена,к третьим входам - выходы регистра 8.Выходы коммутатора 14 подключены квходам регистра 8 и счетному входу регистра адреса 5.Устройство работает следующим образ омеСодержимое регистра 8 выбора операции обмена несет информацию о номерахшнн, по которым ведется обмен словамис потребителем; при обмене по одномубайту - по шинам 15, 16, при обмене пэполуслову - по шинам 15-18, при обмене по слову - по шинам 15-22,Перед записью данных производитсястирание следующим образом; во времяоперации стирания синхронизатор 7 выдает сигнал стробирования в блок 11 упэавления, который, анализируя результаты,выданные дешифратором 10 выбора операции обмена, производит стрэбирование только твх байтов данных, которые необходимо сохранять, а остальные байты в ре"гистр числа 2 не заносятся. При обменеданными с максимальным количеством байтов прочзводится стирание во всех байтахданных. Во время записи информация эданных, подаваемая по шинам 16, 18 нлн16, 1820 и 22 поступает на входнойкоммутатор 12. Синхронизатор 7 выдаетсигнал приема данных в блок 11 управления, который анализирует состояние вых дов дешифратора 10 выбора операции обмена и с помощью входного коммутатора12 производит перевод байтов с шин, на639016 бному байту блок 14 адресного управленияосуществляет коммутацию импульса единичного прирыцения на счетный вход триггера 9 предыдушего разряда и коммутацию прямого выхода этого триггера 9 насчетный вход триггера 9 старшего разряда, а прямого выхода последнего - насчетный вход регистра 5 адреса, Благодаря такому подключению коммутатора 14прежде, чем произвести запись новой информации в следующую ячейку накопителя1 (при обмене по полуслову или qо одному байту), производится распаковка полуслов (байтов)внутри ячейки, а затем переход к следующей ячейке накопителя 1.В режимах чтения и чтения с записьюновой информации вэаимодвйствив всех блоков при обмене информацией по полуслову и байтам остается таким жв, как и врежиме записи с монопольным признаком,Таким Образом, предпожвинОв запоминающее устройство позволяет производитьпоследовательный прием-выдачу информации с учетом операции обмена н беэ пересылки кода адреса в запоминающее устройствО от потребителя, что повышает надежность и расширяет функциональные возможности устройства,которые они поступают (16 или 16 и 18), в тв байты регистра 2, где информация должна быть записана и заранее произведено стирание прежней информадии. Затем обновленное содержимое всего регистра 2 числа через разрядные формирователи 4 записывается в накопитель 1.ФПри обмене данными с максимальным количеством байтов производится прием всех байтов данных по шинам 16, 18, 20 и 22, 1 О В случае необходимости записи данных в последовательные ячейки накопителя 1 вместе с начальным кодом адреса, с которого нужно проворить запись и который 15 подается на адресные шины 23, на сикхронизатор 7 подается признак монопольного режима по шине 24 и поддерживается до тех пор, пока осуществляется последовательная запись. Поэтому, при наличии 20 признака монопольного режима, по второму обращению к запоминающему устройству на запись код адреса на адресные шины 23 не поступает, а импульс единичного приращения с синхронизатора 7 через 25 коммутатор 14 поступает на счетный вход регистра адреса 5 и, тем самым, подготавливает следуюпую ячейку накопителя 1 для записи слгдуюшнх данных, Такое взаимодействие блоков запоминающего ЗВ устройства справедливо при записи данных с максимальным количеством байтов (в нашем примере +ф ПО слову) а Прн Обмене по полуслову с признаком онолго режима сигналы с выходов дешифратора 10 выбора Операции обмена осуиествляют коммутацию импульса единичного пририпения, поступающего с синхронизатора 7 в коммутатор 3.4, на счетный вход тритера 9 старшего разряда (левый на чертеже) 40 регистра 8 выбора операции Обмена. Прямой выход этого триггера 9 через коммутатор 14 соединяется сосчегным входом регистра адреса 5. При обмене по одФормула изобретения Запомина 1 ошее устройство по авт.св. %526039, Отличающееся тем, что, с цепью гоеышения надежности устройства Оно содержит дополнительный коммутаторр Бходы которого подключены соответственно и доголнительному выходу синроннаатора и выходам дешифратора выбора операции обмена и регистра выбора операции обмена, а выходы дополнительного коммутатора соединены соответственно со входами регистра выбора операции обмена н со счетным еходом регистра ад