Устройство для тестового контроля цифровых блоков

(51) 4 б 06 Г 11 00 ГОЮЗфВЮ ОПИСАНИЕ ИЗОБРЕТЕНИК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 113,",. ИЬЯММТЖМ ельскии институтьных машинА. Чернышев,Борисенко льство СССР11/26, 1980.ство СССР11/26, 1984,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для проверки блоков ЭВМ, содержащих ОЗУ большого объема. Цель изобретения - расширение области применения за счет обеспечения возможности контроля микропроцессорных элементов с большим объемом ОЗУ, Устройство содержит блок микропрограммного управления, блок обмена с контролируемым блоком, формирователь алгоритмических тестов. В устройстве реализован микропрограммный принцип управления. В тестовом наборе содержатся входные воздействия, эталонные реакции, коды маскирования каналов цифрового блока и коды управления коммута- Ж хором входов/выходов. 1 во. ф ды, 1 О ид.3257 От фиг 8 7Огп Я иг. 10 в дарстве 3035, Л и-поли Редактор Н. ЕгЗаказ 1844/48ВНИИПИ Госу1Производствен Составитель А. СирТехред И. ВерееТираж 673гого комитета СССР по делосква, Ж - 35, Раушскаярафическое предприятие, г. отскаяКорректор А, ОбрнаПодписноеам изобретений и открытийнаб., д. 45Ужгород, ул, Проектная, 4Изобретение относите) к оолзсти втоматики и вычислитсльнгн т:-хнпки, в чзстности к средствам автоматического контроля цифровых объс.ктов, и мсокет быть исПОЛЬЗ 0)ЗНО ДЛ 51 ВЫСОКОг 1 ТОТНОй фНКЦИО- нальной проверки блоков )ВМ, построенных на основе микропроцессоров, БИ(; СЛУ СТЗТИЧС СКОГО И ДИЦЗМИЧЕСКО 0 ТИПс( ООЛг. шого объема и прочих сложных устройсг 1 в процессе их произгодства.Цель изобретения расширение области применения за счег обеспечения воз- МОЖНОСТИ КОН 1 рОЛЯ МНКрОППпсЕссНЫХ Э,с- ментов с большим об немом оперативного запоминаю)цего устройства.НЗ фИГ. 1 ПрЕДСтаВЛЕ 3 фНКцпсГЬ- н;15 схема устройс 1 Вс; на иГ, 2 - 051 ок микрс)г 1 ро Памц) О уппс( (51, иг . ( О 0 к Обмпз с цфрОвы: Контр)лирус)1 Ь 1 ОГ 0(ЧОХ; П. С(ИГ, с - )усс ИПГ.1 СО; Др(СЗ; 3 1 иг )ЦК:ИОГЗЛЬИЯ С.сма С)о)МироЗТЕЛ( ЗЛ 09 ТМсСК 1 Х т.СТОВ; а фи, 6 - МодифпКОр сДг; с ИГ.- П)СОраЗОНЗГ(.Г 1 Ь ПЗРс,.Е,(ЦО ) СА,3 Н ПОСЛСДС)ВЗ- тсльцыи; нз фпГ. 8 л 11 ;( заде: жки (сип.ИН с( с Ц 1 г,( из",снспя 1(0, Ос 3,(; :, Н(пхО, О К РП Р СНСС Е 5 .1О,. с Ч;, 0 В.УС(ПОЙ"ГВО (фс:,:. 1, , Сс)ВХОД;1 Ю ии,51 3 и с ) В ) ( 1 0 Г ., 3 ийс с р - ТОР:ПХ)0 ИГГ 3.10 В, С),К . 1)(Х,)СЛГи и Я Г ь , х) )си Г 11;Г( в, г с )ц ы , с:", 3 13 и; Ср ( , Пи 1 Л ЗсЛС 9 к К 1 . 1 .(1. ,(ЦПИ, (ГЧ(ГЧИ СЧПО(, 1 ЛОК (с МГь)ОП)О 1 р, М.1 ПГГО М) ЗБ.СП С)С)ПЫ 1 бЛ 1( С( П- М 5 Ги, )0 Х( и РОТЕЛЬ .) 3,1 ОПИТГ (чес Кц Х ТСГСВ, б.С)К0 Гс 1 с 1 МС рон ГС.1 ТОПОБ, ССГ- чик 11.ГигСскх цом.ров, Олок 2 Обме 1 а ОПТ)О,1 И,СМЫМ 1;ИфрОВЬ 1 бЛООм, ),Окс псМ) и, счт 1 ик4 длины всьторов, выход- НОЙ 1 ома(тсс)тор 1,), рсГистр 1 н;бор;1, КО:(1- ,татор 7 вхсдных данных.1 л)к 7 (хикропрОГраммнОГО упрс 1 влсП1 фг. 2 содержит коммхтатор 18, прог- мный рсистр 1,), ОГОк 20 памяти )1 Н 1 покс- мап;(, (ъль",пп,;скс;).; 21,;пи)И 10( 22, дс - ш 11 с( ) с) тор( 2,), ГГ 1 и ц(1 ксоо 24 с 1,1) ес а, три 1.геры 25 и 26, э,смс;г; И 1,111 27, блок 28 псм 51 ти )зсОК 1 3;Гс 1 лов. б,п(, 29 и;т 1С.- товых 1 зборов, б:1 Ок 30 1 мя 1 и уп;сВлция коммутатор)м входов, выхсдо, блс к 31 пмяТи КОДС ПС)ЗЦ 1 Н.БГок 12 оомецс ксТроп псмы;1 1 с- ровь)м Олоком (фнГ. 3) со,сржт т)иГр 32, рс петр 33 масок зпз,ц) ,с -;",тестовых наборов, регистр 35 ко(св;по(влг - ННЯ КОММУТЗТОРОМ ВХОДО ВВЫХОДОВ, ол 1- мутзтор 36 в: одовВходон, элссн И,(1 1-1 Е с 3)7, ЭЛСМСНТ ,),):1;1;сссрЖК(51, ПС рВХ Ор,элементов И 40. Вторую Группу э,к мс:(тов И 38, разрядный б,ок 41 сравпспня( элемент И,1 И 42, ком м(, та( Ор 43 везу; ьт.Мультиплексор 24 адреса ,фиг. 4) содержит счетчик 44 регенерации, регистр 45 начального адреса тестового набора, комХ 1"ГсГор 2162 дрССНЫЙ ЕГ 1 ггр 4, КОММуТЗ- тс)р 48, шифратор 49. регистр 50 конечного здпссз ГестОБОГ, паора( схсму 51 сравненияя.(ФО)(1 И)О 21 ЕЛЬ; с 1 Л (ПИТ 11 СССИТС. -1 ОБ ,фи Г.,) ) состои ( из модификатора 02 здеса, 0,окз 53 формроваИя адреса, б,окз 54 фог)мрования данных, прсобразователя 55 параллельного кода в последовательный. Модификатор 52 адреса формирователя алгоритмических тестов (фиг. 6) содержит коммутатор 56, элемент ИЛИ 57, коммутатор 58, программный регистр 59, коммутатор 60, память 61 микрокоманд, дешифратор 62 микрокоманд, рег)(стр 63 кода ) 5 операции( схему 64 фиксации измснениякода операции, триггер 65, прогрзммныс( р.ООрс ОВсТ.,1 Ь 50 Па)3,11(НО;К,в последовтельный (фи. 7) содсржиг элсмецт И;1 И 70, дешифратор 71, элемен 2 И (2, Грх(НГу элсментов 2 И И с 5 - 76, реГистр Г адреса, регистр 8 входных данных, регистр 79 эталонных донных, ре истр 80 кода Онсрзции, триГ 1 р 81 кода Г)пе)зции, коммутатор 82.э Линп 5, за,1 ер)ки синхронизации (фиГ. 8)со,(,срнсит э.смент .83 задержки. элеме 1 84 рзвпозцачпости элемент ИНЕ 85, триггеры ,",6 и 87 и элемент 2 И 88.с:хс 6 фиксацип изменения кодопе.р:НИ (С,ФИ 0, фнХ 9) СО;СрЖИТ трИГГС 30 89 и схему 90 равпоз; зчности. )ГОк 2 рспредсгния синхроси палов (фиг. 10) о еж и т д Р п 1 и ф р а т 0 р с) 1, и с р В у ю 1 ри ир .- пСтров 92, вторую группу регистров 93, пс рвую группу ком мутатсров 94, вторук) руппу коммутаторов ,)5.3) 1 ИфРОВОИ ОЦРО ЯспСГ 1 Й 0,101( ОДКЛК).чзстся к ВхОдяБы хо ам ко м мутатора вхо ;Входсв блока обмена с коцтролирусм цифровьм блоком (об ьсм конт оля, ;1 пи питзпиЯ и Обпсе Ороса не показаны).110 СИПЗЛу сОбц 5 Й СбрОС ПОСтупЮШЕ:по Пиье связи с .)ВМ. Осусествг 5(ется С ГЗ 10 В В ИСХОДНОЕ СО.Т 051 Н ИЕ ВСР; РЕГНСТРОВ с чс тчикОВ 11 три Гсрон ( стрОЙстВз. 1 ак как в стрс)истве реа,П 30)зп микропрОГрзммньй принцп управлепия, перед началом ра 00 Ы ОС, Пссстн 5 СС 51 ЗЗПИСЬ ПРОГРЗММЫс(Я(инионр 0)пи 51 В О, Ок 20;ЗМ 5 ти;иэ.:О 2 1,( блс)кз 7 микро 1 рогрзм",.НОО , ив(сии и пзм 5)ть 61 микрокомзп; фо)- ,:ирс)взтсля 9 лгоритмичсскпх тестов, для СО С ПИ гЫ .ВЯЗИ С 3 сП1 Б П;ОГРМ 1 Н 1 Й 50 р;сгр ) зпоситс код Здрссз олока 20с 51 11 ОКО 21,. 10 Кгор)М ОСПс.СТ.в,яс) с ззив 11 кроко;цды в б,Ок 20 пати мпкр)комнд.,1 сзис)Я СиЕРаЦПЯ ПОВтОРЯЕ)с ДЛ ВСЕХнрогрзх м работы слока, микропрограмм 55 ного правленияОт нИны связи с ЭБМ через комму 2(О 08 в п)ОГрсммпьЙ р. Н,тр Овзнос тГЯ кол адРеспамЯти 61 Гс(г 0 ОХ(пд, в ко 1312577торую заносится программа работы формирователя 9 алгоритмических тестов.В блок 20 памяти микропрограмм заносятся сле,дщие подпрограммы:подпрограмма записи блока 13 памяти; подпрограмма распределения синхросигналов при тестировании цифрового блока и регенерации встроенной динамической памяти;подпрограмма записи информации в буферный блок 8 памяти;подпрограмма занесения информации в блоки 28 - 30 памяти.подпрограмма считывания информации из блоков 28 - 31 памяти;подпрограмма совместной работы блока 7 микропрограммного управления с формирователем 9 алгоритмических тестов;подпрограмма выдачи результатов контроля на индикацию.В блок 61 памяти микрокоманд формирователя 9 алгоритмических тестов заносятся подпрограммы формирования функциональных тестов ОЗУ и исходные данные для тестирования, которые включают разрядность адреса данных, номер функционального теста ОЗУ,По сигналам, поступающим с шины связи с ЭВМ, устанавливаются режимы работы многофазного генератора 1 синхросигналов и таймера 4.В блок 13 памяти записывается таблица соответствия логических номеров контролируемого цифрового блока его физическим контактам выходных разъемов и коды порядковых номеров синхросигналов, подаваемых на эти физические контакты следующим образом.Код логического номера контакта цифрового контролируемого блока с шины связи с ЭВМ транслируется через блок 10 памяти параметров векторов на вход счетчика 11 логических номеров и по микрокоманде блока 7 микропрограммного управления записывается в него.По данному адресу в блок 13 памяти заносится код физического контакта и код порядкового номера синхросигнала, подаваемого на этот контакт.Затем по микрокоманде блока 7 микропрограммного управления увеличивается на единицу состояние счетчика 11 логических номеров и по этому адресу с шину связи с ЭВМ в блок 13 памяти записывается код следующего физического номера контакта и код синхросигнала, подаваемого на этот контакт.Эта операция повторяется для всех ячеек памяти блока 13. Емкость блока 13 памяти соответствует количеству контактов выходных разъемов устройства.После занесения информации в блок 13 памяти осуществляется запись информации в группу регистров 92 блока 1 распределения синхросигналов, обеспечивающих распределение синхросигналов в режиме тестирования цифрового блока следующим образом. В буферный регистр 3 заносится код выборкируппы регистров 92. Коды физических контактов блока 13 памяти при помощи дешифратора 91 выбирают один из группы регистров 92, в который заносится код порядкового номера синхросигнала в режиме тести",ования.Данная операция повторяется для всехфизических контактов контролируемого цифрового блока. Затем в блок 13 памяти заносятся коды физических номеров контактов и коды синхросигналов, подаваемых на них в режиме регенерации, следующим об разом. В буферный регистр 3 с шины связис ЭВМ заносятся коды, запрещающие выборку группы регистров 92 и разрешающие выборку группы регистров 93. Информация о распределении синхросигналов в режиме регенерации записывается в группу регистров 93 при помощи децифратора 91. Затем от шины связи с ЭВМ в буферный регистр 3 заносятся коды, устанавливающие группы регистров 92 и 91 в режим хранения информации.Информация для занесения в блоки 28 -30 памяти блока 7 микропрограммного управления может поступать с регистра 16 набора или с выхода формирователя 9 алгоритмических тестов. Выбор источника информации осуществляется буферным регист ром 3 и коммутатором 17 входных данных.Режим работы устройства при занесениитестовой информации с регистра 16 набора следующий.В тестовом наборе, необходимом длякаждого такта контроля, содержатся вход ные воздействия и эталонные реакции, коды маскирования каналов цифрового блока и коды управления коммутатором входов/выходов.Вначале тестовый набор заносится в буферный блок 8 памяти следующим образом. В буферный регистр 3 заносится код выбранного запоминающего устройства. В счетчик 11 логических номеров через память 10 параметров векторов заносится начальный логический номер контакта цифрового контролируемого блока. В счетчик 14 длины векторов таким же образом заносится код длины группы шин, которым соответствует данная тестовая последовательность.Тестовый набор заносится в регистр 16набора. Код информации блока 3 памяти 50 выбирает информационный разряд буферного блока 8 памяти, в который записывается код информации старшего разряда регистра 16 набора. Запись осуществляется по микрокоманде, формируемой дешифратором 23.Затем по микрокоманде блока 7 микропрограммного управления увеличивается на единицу значение счетчика 11 логических номеров. уменьшается па единицу состояниесчетчика 4 длины векторов тестового набора и осуществляется сдвиг влево информации в регистре 16 набора. Процесс записи информации выполняется по новому информационному разряду буферного блока 8 памяти.Приведенные операции повторяются до тех пор, пока содержимое счетчика 14 длины векторов не станет равным нулю. При этом по микрокоманде блока 7 микропрограммного управления включается триггер 25 и через элемент ИЛИ 27 осуществляется блокировка тактовых сигналов, поступающих с выхода многофазного генератора 1 синхроси гн алов.После изменения содержимого буферного регистра 3 в регистр 16 набора заносится информация нового значения теста, и процесс записи повторяется. Таким образом, в буферный блок 8 памяти заносятся данные, необходимые для одного такта контроля.Запись информации буферного блока памяти в блоки 28 - 30 памяти, осуществляется следующим образом.Код выборки устройства заносится в буферный регистр 3, информация с выходов буферного блока 8 памяти подается на информационныс входы блоков 28- 30 памяти. В регистр 45 начального адреса тестового набора заносится код начального адреса теста. В программный регистр 19 заносится начальный адрес подпрограммы записи информации в блоки 28 - 30 памяти. По микрокоманде, поступающей с выхода дешифратора 23, осуществляется запись информации из буферного блока 8 памяти в вьбранный блок памяти. Операции повторяются для всех типов устройств, при этом в буферный регистр 3 предварительно заносятся коды выборки соответствующих блоков устройства.После перезаписи информации из буферного блока 8 памяти в блоки 28 .30 памяти в буферный блок памяти заносятся То,нзко ИЗМСНСПИЯ В Т 1 СТОВОЙ ПОС,1 ЕДОВЯТСЛЬ- ности следуюцего такта.Запись тестового набора, поступающего с выхода формирователя 9 алгоритмических тестов, осугцествлястся следуюцим образом. Формирователь 9 алгоритмических тестов по программе модификатора 52 формирует всктор тестового набора, состояцнй из вектора адреса, вектора ВхоцЫх данных В.кгора эга.Опнь 1 х дс 1 нных и В.кОри кода операции, которые сответственно зан- сятся в сдвиовые регистры: адреса 77, Вхо;ных днных /8, этлонп 1.х даннх 79, кода операции 80 и триггер 81 кода операции. Параметры этих векторов, а так)ке вектора двунаправленных иип (на 1 нгьн 1 й логический номер вектора и его д.Ин 1) заносятся в память 10 параметров векторов.Выоорка адресов памяти 1 О параметров векторов осуцествляется при помоци счстО 15 20 25 30 35 40 45 50 55 чика векторов 6. Запись информации в счетчик 6 векторов и память 10 параметроввекторов осуществляется по шине связис ЭВМ.При появлении сигнала обращения к тестируемой памяти, поступающего с выходаэлемента ИЛИ 69, блок 7 микропрограммного управления переходит в режим занесения информации в буферный блок 8 памятис выхода преобразователя 55 параллельногокода в последовательный. При этом коммутатор 56 переходит в режим приема синхросигнала +1 сч от блока микропрограммного управления.Г 1 о микрокоманде Параллельная запись блока 7 микропрограммного управления через элементы 2 И - -НЕ 73 - 76 происходит параллельное занесение вектора тестового набора в регистры 78 - -80 и триггер 81.Г 1 ри помощи счетчика 6 векторов и памяти 12 параметров векторов в счетчики11 и 14 логических номеров и длины векторов заносятся параметры вектора адреса.Код номера вектора с выхода счетчика6 векторов устанавливает коммутатор 82в режим коммутации сигнала с выходасдвигового регистра 77 адреса.Информация с выхода коммутатора 82через коммутатор 17 входных данных поступает на информационный вход буферного блока 8 памяти.По микрокоманде блока 7 микропрограммного управления, формируемой дешифратором 23, происходит запись старшего бита информации вектора адреса в буферныйблок 8 памяти, в ячейку по адресу, определяемому информацией блока 13 памяти.11 о микрокоманде Сдвиг, формируемой дешифратором 23, осуществляется сдвигвлево информации в сдвиговом регистре 77адреса, увеличивается па единицу значениесчетчика 11 логических номеров и уменьиается на единицу значение счетчика 14длины векторов. Осуществляется занесениевторого бита информации сдвигового регистра 77 в буферный блок 13 памяти.Указанная операция повторяется до остпжения нулевого состояния счетч,ка 14длины векторов,Загсм по микрокоханде увели иваетсяна единицу зна ение счетчика 6 векторов.Коммутатор 82 при этом переклктчается врежим коммутации информации с выходасдвигового рсгистра 78 Входных данных,параметры вектора входных данных из пачяи 1 О параметров Векторов заносятсявОтчик . 11 н 14 оИцеск 1 х номерови длины векторов.Осуществляется занесение в буферныйблк 8 памяти значений вектора 78 входныхданных.ЛнагОгиИы 1 ооразом осуществляетсязапись В буферный блок 13 пахятп значепп БектОрОБ эта;Онных; а нных и ВектОрзКОда 0001)ации. 1.с,1 и В конт 1)Оли 1)х; мО цпф 1312577ровом блоке прием и передача данных осуществляются по общим двунаправленным шинам, то в устройстве предусмотрена возможность изменения по микропрограмме содержимого блока 30 памяти кодов управления коммутатором входов/выходов следующим образом.В буферный регистр 3 с блока 7 микропрограммного управления заносится код выборки блока 30 памяти кодов управления коммутатором входов/выходов. Счетчик 6 векторов устанавливается в состояние, обеспечивающее переход коммутатора 82 в режим выдачи информации с триггера 81 кода операции. По микрокоманде блока 7 микропрограммного управления из памяти 10 параметров векторов в счетчики 11 и 14 логических номеров и длины векторов заносятся параметры вектора двунаправленных шин и осуществляется занесение состояния триггера 81 кода операции через коммутаторы 82 и коммутатор 17 в буферный блок 8 памяти.В дальнейшем при записи последующих тестовых наборов в буферный блок 8 памяти информация для блока 30 памяти кодов управления коммутатором входов/ /выходов будет обновляться только после поступления в блок 7 микропрограммного управления единичного сигнала со схемой 64 фиксирования изменения кода операции.Тестовый набор, записанный в буферный блок 8 памяти, в дальнейшем переписывается в блоки 28 - 30 памяти, а сигнал Код операции с выхода регистра 63 кода операции заносится в блок 21 памяти кода операции.Затем блок 7 микропрограммного управления выдает сигнал +1 сч, который поступает на вход коммутатора 56 и обеспечивает выполнение следующей микрокоманды модификатора 52 формирователя 9 алгоритмических тестов. Если при выполнении этой микрокоманды сигнал обращения к тестируемой памяти отсутствует, то коммутатор 56 подключает в качестве источника тактового питания к формирователю алгоритмических тестов выход многофазного генератора 1 синхросигналов.Если блоки 28 - 31 памяти заполнены или с триггера 65 блока 52 управления формирователя алгоритмических тестов получен сигнал Конец теста, запись тестовых наборов в данные блоки прекращается.Выдача тестовой последовательности, записанной в блоки 2831 памяти на входы контролируемого цифрового блока осуществляется следующим образом. С шины связи с ЭВМ устанавливается режим для многофазного генераторасинхросигналов, который обеспечивает на его выходах программно-управляемую частоту выдачи тестовой последовательности, программно-управляемый строб приема информации с контролируемого цифрового блока и программно 5 10 15 20 25 30 35 40 45 50 55 управляемых синхросигналов, необходимых для тестирования цифрового блока.С шины связи с ЭВМ осуществляется пуск подпрограммы считывания информации с блоков 28 - 31 памяти.По микрокоманде блока 7 микропрограммного управления код начального адреса из регистра 45 начального адреса, тестового набора заносится в адресный регистр 47 тестовых воздействий. Выбранная по данному адресу информация из блоков 28 - 31 памяти заносится в соответствующие регистры 33 - 35 и триггер 32.Информация с выхода регистра 35 кодов управления обеспечивает управление коммутатором 36 входов/выходов, а с выхода регистра 34 тестовых наборов коды воздействий и эталонных реакций поступают соответственно на входы группы элементов И 38 и входы блока 41 сравнения.Коды тестовых наборов логически умножаются группой элементов И 38 с синхросигналами блока 2 распределения синхросигналов и через коммутатор 36 входов/выходов поступают на входы контролируемого цифрового блока.Информация регистра масок каналов поступает на входы группы элементов И, где логически умножается с информацией триггера 32, что дает возможность в зависимости от кода операции тестируемой памяти или режима таймера разрешать сравнение по определенным контактам или блокировать его без перезаписи блока 28 памяти масок каналов.Считанные данные с контролируемого цифрового блока поступают через коммутатор 36 входов/выходов на входы блока 41 сравнения.Результат сравнения через элемент ИЛИ 42 поступает на вход мультиплексора 21, что обеспечивает фиксирование результата контроля Годен и Брак триггерами 25 и 26 соответственно.Сигналы с выходов триггера через элемент ИЛИ 27 поступают на вход многофазного генератора синхросигналов и блокируют подачу тактовых синхросигналов многофазным генераторомсинхросигналов.Если в контролируемом цифровом блоке содержится память динамического типа, для ее тестирования дополнительно используются средства регенерации. в состав которых входят таймер 4, схема 5 задержки синхронизации, группа регистров 93 распределения синхросигналов при регенерации, руппа коммутаторов 94, счетчик 44 регенерации, коммутатор 48, элемент ИЛИ в37.Подготовка средств регенерации к работе состоит в следующем. В область блоков 28 -- 31 памяти, определяемую количеством строк тестируемой памяти, начиная с нулевого адреса, заносится информация, необходимая для регенерации, в группу регистров 93 заносится информация о распределении син ХЗОСИГ 1 ЯЛ 013 П 1 П рСГЕПСрс)Ц 31, 1; СОТ)ИК сРС)СПЕРс)ЦИП С П 11)ПЫ СВЯЗ 1 С сл Ч:3 с)НОСИТСЯ КС),( ИНфОРМс)ЦИП, КОТОР 35 О 1 Ь(СГ)5)СТ КОЯфф 1)ЦИСНГ ДСЛС)и 1 СсСТ)ИКЯ 4 д РС ГЕН(РЯЦИ).Б таймсР 4 От и и:ы с 35313 с - (11 ЗЯНО(.СЯ ИнфОРМЯЦИ 5., ОПР(,3(.)ЯКЦс)Я 1)ИЦ РС)(- 1(рЯЦИИПс)КЕ 1)ЯЯ ) )И рЯСПрС,ЛЕНИ 351 ) . период регенерации, цпк. регенерации, коГ 1 ис)ЕС 30 СРОК ТЕСТ)РЕМ 0) Пс)М 5)ТИ.За Г( м осущестВ 15 ггс 53 запуск ГаЙмера 4 На управля)оцем В)Ходе таймера 4 пэя 3- ,151 ЕТС 51 НфОРМЯЦИ 51 ОПРСДЕЛЯ)ОЦЯ 51 РЕ 3(ИМ Рс 100 11) С 1 РО 1 СТВЯСГЕНЕРЯ)И 53 33 И3 ССТИРО 3)Н)С. 3 ПЯ СИПХРОПИЗИ)УОЩЕМ ВЫХО;)и резуЛЬТсТОВ 1нрох 51. 3 )Х фр)1,ЙИСТР 1 .ЯПОСИТС 51 Ко 13.О)РЯ(3 0 РС .СПа, КОТОРИ ,ЕРЕК, ) К сСГ Н(0(;,( О 3 П Л) О,аП) 3 Б.)С БИС КО(1) ")с)Ор) 3 -сСЗц,Г) ЯТс . Хс(с,ВЫХО,"3 ОГ)ОКЯ3 Па МЯ)И 1-ЫйРсС( НС с)О(имьи ип03) 3311 ионпыи разОЯД 1;с 3ОмоН;И ВЫХОНОГО КОММУ,310 РЯ 5.Р И М И К Р 0 К О М Я 1151 Е О ". 0 К сЛ) 13 1 Р ( ; П; 01 Р с М.110(0 ураВ,)Е)И 51 Б )Е)И(Т Ос 13.3:3( -ПОС 131 СЯ ИП фо ЭХ)сани 5 ( В)ХОЛс Вз) ХО;Б) ОКОММТЯТО)с 11.,) с)Т(М СО ЕР Ки МОС С)СТПкалогичсскихОМЕрОБ уи:В ИВЯСтсяНа С;(И) ИЦУ. а СО,.)сЕР 3(33;ОС ССТЧИЪЬ-; Л)3)Ы1)С КОр МС НЬП)110 ГСП 1, с. (:,с П) ПГ, .ГОС1Пс) " (О ( 1, )1)1(1 1 ( ;11 30 5 с,лоций устройсг)52, выход нулевого разря,д с(тчикд Л.1 ины с 3 сктОРЯ и Выхол( элехснЯ И.)1 И солисны с вхолами управления с- РС".О,ОХ 1 О.Окс 1 ."1)КРОЦРОРЯМ МНОГО МПРЗЕ)- сп и 51, Бы.)(Олы и 1 Р знаков м и кроком я нл ко- ГОрОГО сосЛН и(. ы с и форма ц 01 ны ми е 3 хо;)с 13 РСГСТ 13 МЯСОК КЗНЗЛОВ, Р.1 ИСТРЯ с."- тоБОГО )ЯООа РИтРа КОЛа УРЯБ-,"П)Я КОМЧХ ТДТСЦ)ОМ Е.ОБ( 1)ЫХОДОс), П(.П;1, : 0- )Ой, 3 )С.1:с) ц С 5 рТЫЙ раЗр 51 НЫЕ БЫХ(.Ь поля д,рсд блока микропрораммног( уп) Я БГ (. Н 1 51 С ОСИ Н ( Н Ы С ВХОДЯ М И С И Н Х П 0 И.1 5 3- иц;3 буферного регистра, счетчика .ОгцчсНОМСРОВ, Сс(стсЦКД ЛЛИНЫ БЕКТОРОВ регистра набора соответствено, группа ц(рормдционных вхоЛов БыхоЛого коммуГЗТОР 2 СОС;1 ИСНЯ (. 1 Р)сППОЙ ВЫХОЛ(ОВ КО)1 1с)ТОРЯ ЭЕЗУГ 1 ЬДТЯ, БЫХОЛ )ЛС 1(сТ 1 ЗД,(С) сц К И (0", И Н Е 1 С С Р Н Х Р 0 15 Х О, 0 4 , Д 3 Р 51,( - 010 6 ОКс СравНСПИ 51, Г 1)Пцд БЫХО;ОБ с(1 сБ КОТООГО СОЕ;ЦПЕНЯ С с РМППОЙ ХОЛОВ ЭС)СМСТс) 3 с 1) 1 ". П(р БОИ р Пцоц ) П(В)01- М я)1 ;) )1 " Х)ЛОБ КОМ Хг ТЗ Тора ОСЗ).ПТЯ Т 3, .5 О 1)151 ) ПУ 1)Д 1(:)С:)М 31 цоцЫ:( Бло 5 К(- ,ОРОГО СОС,сиЕд С ГРЕПОЙ ЕЫХОЛОБ КОХ ,я 01) ЬХО.013 БЫ ХОЛОВ И С Гр)сц)101 .(ХС),(ОГ) РД;5 РИСЦЦ СИО)с" СТВМК)ИХ ПЯЗРЯЛОБ РЗР 5 лнОГО б.Окс сРдьнен)51, псР 5115 ГРсцпа ЦцфоРМЯ)ЦИПЫХ с)ХИЛО КОТОРОГО СОЛ)- пя с груп):ой вы;о,ов рсгцстра Гс:оого 1 ябор и с 1 стье) Грмппои ип(100 м 11 ион - ЦЬХ 5 ХОО)5 КОМ)УТ;)ТОРЯ РСЗУ.)втГД, с(тБ 1)Тс и ГР и П с 1 ИЦОРХ 13 ,ИОННЫХ 1(ХО,0 КоТО)0)0 СОС ЛИПС1 С Р,и ПОЙ БЫХО;(05 ЦСТ. ) ) с 1 с (5 0 К и с) и д, 1 О 15, д Л р С. С и Ы С. Б Х О,1 Ы и О иу- Тс 1 ГОРЯ Р(:)(,Ь 13 Т 3 (.0(;СИНСНЫ С ВТОРОИ ГР) ППОй БЬХС)Л(В ОУфР)ПГО РЕ) ИСтРа.РУП 1) сППЯ)3 1 Я)01 Х БХ 0 ОБ КОММ)"Г 1 ТОР 3 БХО- ,)0)3,)ЫХОЛ)Б (ЛС,ЦЕЯ С ГРУПой БЫ: С);(;15 РС"ТР) (0.03 1 ЯБГ(Н 15 КОХП Тс 1 ТО. ) 1 ), 0 Сц)Ь) (; 0)5, ГРПия 15) ОБ БЫХ)- 10 КО (О ГО и, 5 СТС 51 ГРМП ПОИ БХО;О ВБЬ- ХОЛО 5 ) СРОРСТ)32,Г)5) ПОЛК.ЦОЧСНИ 51 К ХО;3 )1, БЫ лп.(д 1 КоТ)ОГИ с)УЕМОГО ЦфРОИГО ОЛОКЯ, с.1 ЧЮи 1 С)БС тЕМ, )тО, С )СЛЬ)0 ря( п)ирсиц области примепецц зя счет Об( (")с 11 Н:; ОБ;0 котц Ко) ро,) я Х К 0- и(1(С(0;)ПАХ лс 1 иОБ (. бо;Ы 1)1 б)е 110) Опс ятив)н:о:5 пюх)ипао)его устройства, ОПО Со;С Р И Сс 3 )ИК ВЕКТОРОВ, УЗ) ПД,Ц,РП Ятпов Б(Ч)(П Б, 10(ОВЦ:) ,Ц ГС- ПРД ОП ,)Х).0 ЦП), ,., Т 3 И 1 Р. ЛЦ)(. З 1. С(О Б,:: с )) П П ,( С Ни ( И Ц лПС 1 Г - 1 ГОЬ, КО)1 , с сОР 5 ХОЛЦЫХ 3 цц)Х. с 0,ОК ООМ(П; . Оц, .О,);1;),СМЫЧ ИфроБ 1 М б,10 КОМ ,)0 С,1 ИТССПц( Со;ССРКИТ ТР 1 ГС) ЭЛСХ)СПТ .1 11. 111л, гр; п )ы элементов 11, прцчс),1 пссрвыц Быхс)л 0)0 1)язпого гецсряторд сцп- .роСИ(Пя 10 (Чс,1.111 С СИПХроХО,дл) Тд с.Ис 1)1 .52,р)к 1( 1 фор)Про 32 ТСГ 5 :, ) Г (/) Т " 1,( (. К. ;О Б, С 0 С с( " )1 )1 М ЯХО ,;,) КОМХ13 Го Г) Б Х(ЛО 3, 1)Ь Х(.(0 1: )ХО.с(;( 0 )с 1ят(ця С.ПХ 1)0.:. П 1, ,3 сО 1;1 и С (. И Х и 0 Б. 0;13 Ц Р(11(. ГР; .)1;1 С 0 К К;1- алов, регистры - . г 3 оых наборов, рсгисгрд КО;013 )ПРЯБ.1 СНИЯ КОММХ 1)Т 01)С) ВО;ОВБ)1- КОЛОБ и триг)ер 3. 1)ыхс);( которого сосЛ)1 сп с первым вхолом э,смс тд 1 П 11 -111., выХ 03, лОТО)ОГО с.ОС,иц(.ц (.ПРСБЯОп 1 Мц БОЛЯ:;)ц ЭСМСПТОБ 11 ПП)30):Нцы,,Д ЫХОЛОБ К(ОРОО с(ЦЛЦПП, с БГРОИ ) РП) 0 И П(1) 0 .; 1)(ц):Х 5 Х,05 с,3,5 РЯ,- ) сОГО О;13;Р;16:).53. Р, )Д 11)ф 01)Х 3 - 1 цопньх 1)х(,(013 э, ц 1н ОБ 1 Нер 0 Грх п)3 ы СС)СЛ(цСНД С 1 РПОИ БЫ:;О;30 Б Р(Г)(.ТРД масок каналов, Грх ппд первь 3, вхОЛОе) э,е- Х)СТО 1 3 Горо)1 рмц 1 СОС)Л)1 С 1 ГПМИ- пой е)ыхо;ов регистра тестовых наборов, Гр, П 3 ВТОРЫХ ХОЛОВ Э 1 СМ(НГОВ 11 131 Орой ) руппы соелиснд с )ыхо;Ях)и блока р 3 пре) 10 И 51 С)1 ХРОСЦ 1 сГОВ РП 1 с ГЫХО.015 ЭЛ(,",( Х,)осцПЯЛО), С: Ь(Г 0 ,1 Кс)оцць 1 ХОЛОМ л:иц .3 Я,РцРс. ц с. х(О п 1 БО 0 пдзРЯ) Ко,Д (,." О.) 510,Д Х 1 И КРОПГ)01 ПЯ.) Х 1- О 0 ) ПпсП,Я, 10 РО; Рс 1 ЗР)1;С К(.;1 Пс Р- хО ля кото 1)010 О,",1 (. 1)ы хо,о) г 1111 ЗРЛс)р)кц, ПСГБ)я 1 Пця БХОЛОБ б 10 К 1 )с- )СЛ, 1115 сЦ 1 ХП(. ГЯГ 013 С О(.,Цц(.ПД (. ГР) Пцо 1 )Ыло,ОБ .1 с)ОЯЗНО 0 ГНРТОРс СЦПХР)ос.3 сЛОБ, Бс).1 Рсс,)ПЕПЦ)ПЯ КОТ 00010 ).ОС с,Нец С 15 ЬХО.).; 11,)ц(:Кс ПС )СХО,(1 К слслм)оп,си мцкрок(";:1,б,):)кя микро:1.)О.)р,мм, ГОПря 51( Пц):, сц )3 ХООБ З;3 1- :И 5 с СГОБЦ) ПСР)с),3 КсТОРС)0 По;К,110)СПс.К ПИс:Ялс)ЦЦ", Х СЛ(Б.1: ПСР(ХО.Я Мс" 0 й- (иБя, к пп)пзя сл;,1 я КОЛ 3 Опс.);3 пи кого- ПО 0 1:ОЛ, Цос)С5 (.1:(.с)сцоцЬ 1 С )ХОЛ(Ь) О(1 С 1) П0 РС ц С ГП с., БЫ КОЛ )(О ГосР . И( С ПС:)1)Ь.М Х 1 .1;3 ЛК:1 М 5 ХОЛО КО.:)1) - Тс(ТОПЗ 13 ХОЛП:.Х .1:)НЫ;), 15 оцоц ", ПдЛЯ(0- И Й БХОЛ КОТ 01)00 (ОСЛИСИ С ЬЫХО;Б)М О- МИ )ОБ(ТЕГ с с)Л)( ГХ)ц с:С КХ ГсХ 5, с,р(.". - 1)Ы( ГХОЫ (О О)(0 С(С;11 С С ПДЗ 5 Л - нь,ц Бь)хОЛЗ)ц ."1(.Гчи кд Вс кторОБ ц с;3,)с сНы)1 БХОЛс 1П , 3, ) Пс.)Я )И 1.;1)я;Стр 015 15 К торов, выхсль);(от(рого ослисць) с цпфор Мс 31 И 013 ЫМЦ БХ(Л")(."(СГИ)11 Г 01 ССНИХ 1:ОМ03 1 СС.Гс:.:К) .Г.) БСК.ОП,Б, (-и 3 и - ХО;, РСГЦСР; П;31 ОГ 3 (;.1:, ) И ПССТ500хросигналов и таймера подключены к шине задания длины вектора и кодов длины тактов работы устройства соответственно, а синхровход счетчика векторов соединен с шестым разрядным выходом поля адреса блока микропрограммного управления, седьмой, восьмой, девятый разрядые выходы поля, адреса которого соединены соответственно с первым, вторым и третьим разрядными входами задания режима работы формирователя алгоритмических тестов, группа выходов которого соединена с грушгой адресных входов блока микропрограммного управления, вторая группа выходов буферного регистра соединена со второй группой входов блока распределения синхросигналов и с первой группой информационных входов буферного блока памяти, вторая группа выходов блока памяти соединена с третьей группой входов блока распределения синхросигналов и с второй группой информационных входов буферного блока памяти, группа выходов которого соединена с группой входов загрузки микротестов блока микропрограммного управления, а информационные входы блока памяти подключены к шине задания логических номеров входов( выходов контролируемого цифрового блока устройства.2. Устройство по и. 1, Отлцчающеес тем, что формирователь алгоритмических тестов содержит модификатор адреса, два шифратора и преобразователь параллельного кода в последовательный, причем входы задания начальных условий модификатора адреса соединены с входами адреса микротеста формирователя, первая группа выходов модификатора адреса соединена с первой группой информационных входов преобразователя параллельного кода в последовательный и через первый шифратор с второй группой информационных входов прео образователя параллельного кода в последовательный, третья группа информационных входов которого соединена с второй группой выходов модификатора адреса и через второй шифратор с четвертой группой информационных входов преобразователя параллельного кода в последовательный, выход которого соединен с выходом формирователя, адресные входы которого соединены с управляющими входами преобразователя параллельного кода в носледо- О вательный, синхровход которого соединен ссинхровходами модификатора адреса и формирователя, первый, второй и третий разрядные входы задания режима работы формирователя соединены с счетным входом 25 смодификатора адреса, с входами сдвига и сПараллельная запись преобразователя параллельного кода в последовательный, третья группа выходов модификатора адреса соединена с группой выходов формирователя.