Устройство для испытания логических блоков

библк оим МЬА ОП ИСАНИЕИЗОБРЕТЕН ИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(51) М, Кл.е б 01 Й 31/О 21 заявки с присоедине осударстоенныи комитетСовета Министров СССРпа делам изобретенийи открытий 23) Приоритет 43) Опубликовано 25.03. 77. Бюллетень 11(45) Дата опубликования описан 7(71) Заявитель 4) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЯ ЛОГИЧЕСК ОКО единенывходаминератора,ми буфеннь ми шачныйния,оедис выИ Недос яется о бло а соед айных овес вь емого ходами г шаг овый можно п одер- иденать пжашие Изобретение относится к области автоматики и вычислительной техники, а именно: к испытательной аппаратуре для вычислительной техники и может быть использовано в аппаратуре проверки и поиска неисправностей в в ячейках и блоках, построенных на интегральных схемах.Известно устройство, состоящее из генератора тактов, выход которого соединен со входом регистра строба и через последова О тельно соединенные блоки задержки со входами соответственно:буфера, шагового генератора и блока сравнения, регистра строба, вход которого соединен с выходом генератора тактов, а выход со входом буфера и вхо дом регистра случайных кодов, генератора случайных кодов, вход которого соединен с выходом регистра строба, а выход со входом буфера, входы которого соединены с выходами регистра строба, генерато ра случайных кодов и через блок задержки с выходом генератора тактов, а выходы со входами эталонного логического блока и через шаговый генератор со входами проверяемого логи ческого блока, входы которого с выходами буфера, а выходы с стройства сравнения, шагового входы которого соединены с выхода ра и через два последовательно соедине блока задержки с выходом генератора т а выходы со входами проверяемого лэгичес блока, входы которого соединены с выхода гового генератора, а выходы через двои дискриминатор со входами блока сравне устройства сравнения, входы которого с иены с выходами эталонного логическо блока и через двоичный дискриминатор ходами проверяемого логического блока татком этого устроиства чвл выходы эталонного логическог нены с выходами генератора одов через буфер, а входы пр логического блока соединены енератора случайных кодов че генератор и буфер, Поэтому еред началом проверки устана веряемый и эталонный блоки, хемы с элементами памяти, втичное состояние. Кроме того, в процессе ков 8 и 6 или на вход блока 9 (выходныепроверки на входах этих блоков могут воз- контакты), или на выход П -разрядногоникать запрещенные комбинации. В связи с сумматора по ГП 00 2 (входные контакты).этим на данном устройстве можно проверять Проверка начинается с того, что проветолько логические блоки, не содержащие 5 ряемый и эталонный логические блоки устасхем с элементами памяти. Все это значи- навливаются в идентичное состояние, длятельно снижает функциональные возможности чего на входы этих логических блоков цоР/ И Ф 1 Уизвестного устройства. даются коды бегущей 1 и бегущего О,11 ель изобретения - расширение функцио- При проверке частота с генератора 1 ченальных возможностей устройства. 10 рез блок 2 вырабатывает очередной случайЭто достигается тем, что в устройство ный код на генераторе 3, который возбуждадля испытаний логических блоков, содержа- ет соответствующую шину дешифратора 4 ищее генератор тактов, генератор случайных перебрасывает соответствующий разряд Я -кодов, эталонный и логический блок и блок -разрядного сумматора 5 по ГП 032 в протисравнения, введены блок управления, дешиф воположное состояние. Образованный такимратор И - разрядный сумматор по йа 0 2 и образом случайный код через коммутатор 7ратор,коммутатор, при этомэ ом блок управления вклю- поступает на входы проверяемого и эталонратора тактов и ного логических блоков 8 и 6, выходы с кочен между выходами генератора такто иблока сравнения и входами коммутммутатора и ге- торых через коммутатор 7 поступают нанератора случаиных кодов, меив между выходом 20 устройство сравнения 9. При неравенствекоторого и вторым входом ковходом коммутатора вклю- реакции проверяемого и эталонного логичесчены последовательно соединенные дешд ненные дешифра- ких блоков 8 и 6 сигнал неравенства черезтор и П -разрядный сумматор помма ор по Гпод 2 а устройство управления 2 прерывает часто 3выходы коммутатора соединены соответствен- ту, поступающую на генератор 3, и все устно с блоком сравнения и входнивходными зажимами 5 ройство находится в статическом состоянии.эталонного и испытуемого логическогог огического блока На индикации блока 9 видны номера выход 1к выходным зажимам которых подключены тре- ных контактов, давших разную реакцию. Датий и четвертый входы коммутато а.коммутатора. лее при помощи специальных щупов, объедиж редставлена блок-схемаНа чертеже представле а ненных схемой сравнения, проверяют потенустроиства для испытаний лоОпьтаний логических блоков,0 циалы в идентичных точках проверяемого иУстройство состоит из генератора тактов 1, эталонного логических блоков 8 и 6, двиб 2 вления генератора 3 случайных гаясь от несовпавших выходных контактов,лока управления,кодов дешифратора 4 и -разрядного сумма- Неисправным элементом считается тот, потора 5 помпой, эталонного логического бло- тенциалы на входах которого равны, а выка 6, коммутатора 7, проверяемого логичес-З 5 ходы разные, При устранении неисправностикого блока 8 и блока 9 сравнения, Соответ- блок 2 управления пропустит частоту на входствующие выходы блока 2 управления сое- генератора 3 и проверка будет продолжена.д инены со входами генератора 3 и соответ- Если вместо генератора случайных кодовствующими входами коммутатора 7. Соответ- используется генератор псевдо-случайныхствующие входы блока 2 управления соеди кодов, то длину генератора выбирают в занены с выходом генератора 1 и выходами висимости от необходимого периода повтоблока 9 сравнения, Выходы генератора 3 рения псевдо-случайных кодов, а на дешифсоединены со входами дешифратора 4. Вы- ратор заводят тольков К разрядов данногоходы дешифратора 4 соединены со входами генератора, К выбирается из соотношения11 -разрядного сумматора 5 потООд 2. СоотО 2где 11 - общее количество внешКветствующие выходы коммутатора 7 соеди- них контактов проверяемого (эталонного)иены со входами блока 9 сравнения, эталон- логического блока,ного логического блока 6 и проверяемого Полнота проверки на предлагаемом устлогического блока 8. Соответствующие вхо- ройстве оценивается из следующих сообрады коммутатора 7 соединены с выходами50жений. Блоки (ячейки), выполненные на инй -разрядного сумматора 5 п 10 д 2,эталон- тегральных схемах с количеством внешнихного логического блока 6, проверяемого ло- контактов более 200, как правило, состоятгического блока 8 а также соответствую- из взаимонезависимых логических схемф(исключая цепи нуления) с количеством внешРаботает устройство следующим обра 55них входных контактов не более 20. Призом. этом регистр, состоящий из 2 разрядов, кажПеред началом проверки коммутатор 7 дый из которых имеете входных контактов,в соответствии с предварительной установ- необходимо рассматривать как устройство,й б ока 2 коммутирует внешние контакты состоящее изб взаимонезависимых схем, так60ыйпроверяемого и эталонного логических бло- как для проверки регистра не нужен полньперебор кодов на всех его входных контактах, равный 2(ф ) а достаточно, чтобы полный набор был на входных контактах каждого из Я разрядов. Запрещенных комбинаций на входах этих схем не возникает из-за условия: каждый последующий код отличается от предыдущего только на один разряд. Запрещенными (для триггеров серии "логика") являются комбинации, при которых оба активных потенциала (на единичном и нулевом входах) одновременно сменяются на пассивные итриггер может стать в любое состояние. Комбинации, при которых на обоих входах активные потенциалы не являются запрещенными, так как при правильной работе выходы 15 триггеров проверяемого и эталонного логических блоков определены и идентичны, а очередной проверочный код оба потенциала одновременно сменить на пассивные не может. Вероятность проверки любой взаимоне- о зависимой логической схемы даже полным перебором (для проверки обычно используется часть кодов полного перебора) при 4 мин проверке на частоте 1 МГц, количестве входных контактов взаимонезависимой схемы равном 25 15 и общем количестве внешних контактов блока (ячейки) 360 равна:р: -)о,998, где- количество входных контактов взаимо- независимой логической схемы:, П - общее число входных контактов;М - количество тактов за время проверкиИспользование этого устройства позволит повысить функциональные возможности и эффективность использования испытательной аппаратуры при проверках логических блоков на больших частотах и имеющих неограниченное количество внешних контактов, При этом снимаются ограничения на содержание в проверяемых блоках схем с элементами памяти. Следует отметить также, что вероятность проверки логических блоков очень велика, а необходимость в составлении проверочных тестов отсутствует.Формула изобретенияУстройство для испытания логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный логический блок и блок сравнения, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства, в него введены блок управления, дешифратор, Д -разрядный сумматор по п 10 о 3 и коммутатор, при этом блок управления включен между выходами генератора тактов и блока сравнения и входами коммутатора и генератора случайных кодов между выходом которого и вторым входом коммутатора включены последовательно соединенные дешифратор и и -разрядный сумматор по Гпоц 2, а выходы коммутатора, соединены соответственно с блоком сравнения и входными зажимами эталонного и испытуемого логического блока, к выходным зажимам которых подключены третий и четвертый входы коммутатора.Источники информации, принятые во внимание при экспертизе:1. Патент США Мо 3614608,кл, 324- 73, 1971 (прототип).2 Подтета Совета М и открытий ушская наб.,Тираж 10 осударственного коми по делам изобретений 5, Москве, Ж, Р исноенистров ССС 13 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Составитель П. ЛягниРедактор Е. Либкина Техред О, Луговая, Корректор