Сумматор параллельного действия

,гИ И (11) 531157ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ) Заявлено 13.09.74 (21) 2060556/2 Кл,06 Р 7/50 кием заявкис присо Государственный коцит Совета Министров ССС па делам изобретений) уДК 681,32 ,054(088.8) открыт писания 15.02,7 45) опубликова 72) Автор изобретения Влас 1) Заявитель 4) СУММАТОР ПАРАЛЛЕЛЬНОГО ДЕИСТ ой вычислительной ки и может быть Известны накапливающие сумматоры, формирование сигнала переноса в которых зависит от времени переключения триггеровнакапливающего регистра, что существенноснижает быстродействие сумматора Ц, 21Известны также накапливающие суммасо сквозным переносом. Для формироя поразрядного и сквозного переносовв каждом двоичном разряде таких сумматоров требуется два логических элемента фИфи один элемент "ИЛИ", Кроме того, такиенакапливающие сумматоры должны иметь вкаждом разряде на входе триггера накапливающего регистра элемент задержки, чтоснижает быстродействие сумматора и увеличивает количество оборудования 3), 4,5,Наиболее близким аналогом данного изобретения является двухтактный сумматор параллельного действия, содержащий триггерный накапливающий регистр, триггерный торы вани обретение относится к области циф спользовано в арифметических устроиствах приемный регистр, элементы "И" и "ИЛИ", причем в каждом разряде единичный выход триггера приемного регистра подключен к первым входам первого и второго элемен тов фИ", ко второму входу второго элемента фИ", подключена шина разрешения выдачи кода из приемного регистра, а выход его соединен с первым входом первого элемента "ИЛИ", второй вход которого соеди О нен с выходом третьего элемента "И", первый вход которого подключен к выходу переноса из младшего разряда, а второй - к шине разрешения сложения. Выход первого элемента "ИЛИф подключен к счетному входу 15 триггера накапливающего регистра 61,В этом сумматоре для его правильнойработы принципиально необходимо наличие элемента задержки на входе триггера накапливающего регистра, что увеличивает коли чество оборудования сумматора и снижаетего быстродействие.т Целью изобретения является сокращениеколичества оборудования и повышение быстродействия, Кроме того, целью изобретения 25 является расширение функциональных возможностей устройства, т, е, выполнение операций логического сложе.ия и логическогоумножения,Эта цель достигается тем, что единичный выход триггера накапливающего регистра подключен к первому входу четвертогоэлемента И", ко второму входу которогоподключена шина разрешения приема кодав приемный регистр из накапливающего регистра, а выход его подключен к единично- рму входу триггера приемного регистра, нулевой выход триггера накапливающего регистра подключен к первому входу второгоэлемента фИЛИф, ко второму входу которогоподкгпочен вьгход переноса из младшего разбряда, а выход соединен со вторым входомпервого элемента фИ", выход которого является выходом переноса из данного разряда,Г 1 а чертеже приведена схема двух ра=-ь2 Орядов сумматора параллельного действия.Он содержит элементы фИ" 1-4, элементы "ИЛИ" 5, .6 накапливающий регистр,образованный триггерами 7 всех разрядов,и приемный регистр, образоваггный триггерами 8; шгцу 9 разрешения выдачи кода7из приемного регистра; шину 10 разрешениясложения и шину 11 разрешения приемакода в приемный регистр из накапливающегорегистра,Г 1 улевой выход триггера 7 подключен к фпервому входу элемента фИЛИг" 5, ко второму входу которого подключен вьгход элемента "И" 1 младшего разряда, Выходэлемента ИЛИ" 5 подключен к входу элемента "Иф 1, второй вход которого связан 5с едигичггым выходом триггера 8, Единичный выход триггера 7 соединен с выходомэлемента "И" 4, второй вход которого подключен к шггне 11. Выход элемента "И" 4связан с единичным входом триггера 8, 46единичный выход которого подключен к первому входу элемента "И" 2 ко входу которого подключена шина 9 разрешения выдачи кода из приемного регистра, Выходэлемента фИ" 2 соединен с первым входом 46элемента ФИЛИ" 6, со вторым входом которого соединен вьгход элемента "И" 3,Выход элемента "ИЛИ" 6 подключен к счетному входу триггера 7, Выход элемента"Иф 1 предыдущего разряда подключен к 56первому входу элемента фИф 3, ко второму входу которого подключена шина 10,При выполнении операции сложения сумматор работает следующим образом,Пусть в накапливающем регистре хра- фбнится код первого слагаемого, а в приемный регистр занесено второе слагаемое(оба числа положительные),По первому временному тактут г )осуществляется операция сложения по мо фф дулю два, Для этого на шину 9 подаетсяисполнительный импульс. Если в триггере8 любого разряда хранится код единицы,то элемент "Иф 2 этого разряда открыт ина счетный вход триггера 7 поступает импульс, который производит инвертированиеэтого триггера,Г 1 о второму временному такту ( )выполняется операция логического сложенияпервого и второго слагаемых. Для этогона шину 11 подается импульс, за счет чего код, хранящийся в накапливаюшем регистре, накладывается на код второго слагаемого, При этом второй такт формируется путем инвертирования импульсов первого и третьего тактов с последуо цигг подключением этих сигналов к логическомуэлементу "И". Длительность второго тактаравна времени, измеряемому от заднегофронта первого такта до переднего фронтатретьего такта, т, е, время, необходимоедля выполнения операции логического сложения не влияет на быстродействие работы сумг гатора,По третьему временному такту () выполняется формирование результата суммирования кодов. В сумматоре отсутствует элемент временной задержки сигналов н входах триггеров, поэтому формирование потенциала переноса начинается после :гереключения в нулевое состояние триггера 7 в в любом разряде, В этом случае потенцгал переноса формиоуется с помошью элементов "ИЛИ 5, "И" 1, согласно соотггогению ог лполучаемому с выхода элемента 1 Г ГУИ 1, Если в старшем разряде приемного регистра хранится код единицы, то неренос по цепи элемента "ИЛИф 5 и "И" 1 проходит в следуюгций старший разряд., Одггако если в триггере 7 старшего разряда хранится единица, а в триггере 8 - нуль, то потенциал переноса распространяется в следующий разряд только после выполнения операции логического сложения, т, е. ггри расчете времени максимальной задержки сигнала в цепях переноса необходимо брать отсчеты времени от заднего фронта импульса первого такта,После распространения потенциала переноса на шину 10 подается импульс сложения. В тех разрядах, куда поступил потенциал переноса, элемент фИф 3 открьгт и сигнал поступает на счетный вход триггера 7 и устанавливает его в единичное или нулевое состояние. Если импульс слежения установит триггер 7 в нулевое состояние, то из этого разряда дополнительно вырабатывается перенос в старший разряд, что повышает надежность работы устррйства.где . -результат сложения по модулю два (полусумма);результат логического сложения;Ф результат сложения кодов в .-м разряде;перенос 1 -го разряда;номер такта выполнения элементарных операций,0 Первое слагаем е 1 0 1 1 0 0 0 1 1 0 1 1 Второе слагае:,:эе О 1 1 О 0 1 1 1 1 0 1 1 0 0 0 0 1 1 0 1 1 0 ж ения по м од 1- 11 к д в 0 0 1 1 0 1 0 0 1 1 1 1"ез льтат лог.чес.Д. 1 0 1 1 0 1 1 1 1 Резгь-ат логи -сэгэ умножения умматорает выобразом предложенныи ного действия обеспечив операции сложения (выч количество оборудования тродействие и надежност щепы,Таким параллел полнение тания),сэкра при этом но, а бысботы новь ег бретения мула из го действия, соапливающий реый регистр, эле ем в каждом ра Сумматор параллельно держащий триггерный нак гистр, триггерный приеМн менты "И" и "ИЛИ", прич Работа сумматора соответствует следующим логическим выражениям: Операция вычитания выполняется аналогично операции сложения, но дэ первоговременного такта на счетный вход триггеров приемного регистра подается импульс,которьй инвертирует код приемного регистра,Операция логического умножения в рассматриваемом устройстве выполнчется вследующей последовательности, По тактамги Фвыполняются элементарные операции сложения по модулю два и наложенияэтого результата на код второго слагаемогоаналогично выполнению операции сложения.По такту 1 осуществляется сложение пэ мэбдулю два кодов, полученных в ходе выполнения двух первых элементарных операций,Пример логическогэ умнэженпя двух кодовприведен в таблице. единичный выход триггера приемнэгэ регистра подключен к первым входам пер - вого и второго элементов И", кэ второму входу второго элемента "И" подключена шина разрешения выдачи кода из приемного регистра, а выход его сэединен с первым входом первого элемента "ИЛИ"., второй вход которого соединен с выходом третьего элемента "И", первый вход кэтэрэгэ подключен к выходу переноса пз младшегэ разряда, а вторэй - к шине разрешения сложения, выход первого элемента "ИЛИ" подключен к счетному входу триггера накапливающего регистра, э т л и ч а ю щ и йЗаказ 5370/150 Тираж 864 ПодписноеЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская набд, 4/5 Филиал ППП "Патентф, г, Ужгород, ул, Проектная, 4 с я тем, что, с целью сокращения количества оборудования, повышения быстродействия и расширения функциональных возможностей сумматора, единичный выходтриггера накапливающего регистра подключенк первому входу четвертого элемента фИф,ко второму входу которого подключена шина разрешения приема кода в приемный регистр из накапливающего регистра, а выходего подключен к единичному входу триггера приемного регистра, а нулевой выходтриггера накапливающего регистра подключен к первому входу второго элементаФИЛИ", ко второму входу которого подключен выход переноса из младшего разряда,а выход соединен со вторым входом первого элемента фИф, выход которого является выходом переноса из данного разряда. Источники информации, принятые во внимание при экспертизе: 1. Авт, св, СССР342186, кл. Ь 06Р 7/50, 14,06.72 г, 2. Авт. св. СССР 351214, кл. Ь 06 7/50, 13,09,72 г. 3. Авт. св. СССР275527, кл, Ь 06У 7/50, 03.07.70 г. 4, Авт. св. СССР278222, кл, Ь 06Я 7/50, 05.08,70 г,5. Карцев М. А, Арифметика цифровыхмашин. М "Наука", 1969 г стр. 24725 2.6. Авт, св. СССР238890, кл. Ст 067/50, 10.03.69 г. (прототип),