Цифровой функциональный преобразователь

(61) Дополнительное к ввт. сеид-ву М 744590 (22) Заявлено 14,03.80 (21) 2911449/18-24 3)М. Кл. 15/3 с присоединением заявки М -еударстюиый квинте 8) Приорнте СССР во делам изоаретений и открытий(088,8) ата опубли ания 07,05.8(71) Заявител 54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОВРАЗОВАТЕЛЬ сумматоров-вычитателей, второй вход преоб. разователя соединен с входом второго регистра и вторыми входами третьего и четвертого сумматоров-вычитателей, выхстдьт сумматоров. вычитателей являются выходами преобразователя 1) .Этот преобразователь предназначен для вы. числения фуйкций 2 хц (х+ц)Недостатком устройства является ограниченный класс вычисляемых функций.Цель изобретения - расширение класса решаемых задач за счет дополнительного вычисления функций вида гается тем, что впятый, шестой и се н входы упревле динены с первымретий выход кото Поставленная цель достн преобразователь введены мой сумматоры-вычитател ния режимом которых сое выходом блока анализа,Изобретение относится к цифровой вычислительной технике, может найти применение для аппаратной реализации вычислений функций.По основному авт, св, У 744590 известен цифровой функциональный преобразователь, . содержащий четыре сумматора-вычитателя, два : регистра, блок анализа и блок управления, Выход блока анализа соединен с первыми уп-, равляющими входами сумматоров-вычитателей и входом блока управления, первый выход блока управления соединен с управляющиьпт входами первого и второго регистров, второй выход - с вторыми управляющими входами сумматоров-вычитателей, выход первого регистра соединен с первыми входами первого и второго сумматоров-вычитателей, выход второго регистра соединен с первыми входа. ми третьего и четвертого сумматоров-вычитателей, выходы первого и третьего сумматороввычитателей соединены с первым и вторым входами блока анализа, первый вход преобразователя соединен с входом первого регистра и вторыми входами первого и второго ц 91 к+я) У уф+у) и к)/(к+у),3 92666 рого соединен с третьим входом блока управления, третий выход которого . соединен с третьим входом блока анализа, тактовые входы сумматоров-вычитателей соединены с вторым выходом блока управления, первые информационные входы сумматоров-вычитателей соединены с выходом первого регистра, второй вход преобразователя соединен с вторым ин формационным входом пятого сумматора.вычитателя, выход второго регистра соединен с вторыми информационными входами шестого и седьмого сумматоров-вычитателей, блок анализа содержит схему сравнения, два триггера, шесть элементов И и элемент задержки, при чем первый и второй входы блока анализа соединены с входами схемы сравнения, выходы которой соединены с первыми входами соответственно первого, второго и третьего элементов И, вторые входы которых соединены с третьим входом блока анализа, вхо 2 о цом элемента задержки и первым входом четвертого элемента И, второй и третий входы которого соединены .с выходами первого и второго триггеров, выход элемента задержки. соединен с первыми входами пятого и шестого элемента И, вторые входы которых соединены соответственно с прямым и ин. версным выходами первого триггера, входы которого соединены соответственно .с выхо дами. первого и второго элементов И, выходЗО третьего элемента И является вторым выходом блока анализа, первым выходом которо. го является прямой выход первого триггера, выход четвертого элемента И является треть им выходом блока анализа, входы второго триггера соединены с выходами пятого и шестого элементов И.Кроме того, блок управления содержит генератор импульсов, два триггера, счетчик, дешифратор, пять элементов И, три элемента ИЛИ и два элемента задержки, причем4 О первый вход блока управления соединен с первым входом первого элемента ИЛИ, входом первого элемента задержки, с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого триггера, прямой и инверсный выходы которого соединены с первыми входами первого и второго элементов И, вторые входы кото; рых соединены с выходом генератора импульсов, входы пуска и останова которого соединены с выходом первого элемента задержки и вторым входом блока управления соответственно, второй вход первого триггера соединен с выходом дешифратора, третьим выходом блока управления и первыми входами третьего и четвертого элементов И, вторые входы которых соединены с третьим входом блока управления, первый выход ко 6 4торого является выходом третьего элемента ИЛИ, первый вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом второго триггера, входы которого соединены с выходами четвертого элемента И и первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с вторым вхо. дом третьего элемента ИЛИ, вторым выходом блока управления и входом счетчика, выход которого соединен с входом дешифратора, выход второго элемента И соединен со вторым входом пятого элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, выход первого триггера является четвертым выходом блока управления.На фиг. 1 представлена блок-схема устройства; на фиг. 2 - блок-схема блока анализа;нз фиг. 3 - блок-схема блока управления.Устройство содержит сумматоры-вычитатели1 - 7, регистры 8 и 9, блок 10 анализа и блок11 управления, входы 2.14.Блок 10 анализа содержит схему 15 сравне. ния, триггеры 16 и 17, элементы И 18 - 23,элемент 24 задержки, входы 25 - 27 и выхо. ды 28 - 30.Блок 11 управления содержит генератор 31 импульсов, триггеры 32 и 33, счетчик 34, дешифратор 35, элементы И 36 - 40, элементы И 41 - 43, элементы 44 и 45 задержки.Блок 10 анализа работает следующим образом.Первоначально триггеры 16 - 17 устанавливаются в нулевое состояние. Это может осуществляться либо подачей стартового импульса с входной шины 14, либо автоматически с использованием цепи самоустзновления при включении питания. На первый и второй входы 25 и 26 схемы 15 сравнения подаются коды Х, и 9, В зависимости от их соотношения на одном из выходов схемы 15 сравнения появляется сигнзл, В момент появления тактового импульса конца итерации с входа 27 он проходит через один из элементов И 18 - 20, на другом входе которого присутствует сигнал с схемы 15 сравнения. ПриХ 9 импульс с выхода элемента И 18 устанавливает триггер 16 в единичное состояние и (ц =+1, При К Ц импульс с выхода элемента И 19 устанавливает триггер 16 в нулевое состояние и сц = -1. При Х = Ч с выхода элемента И 20 на втором выходе 29 блока 10 анализа появляется сигнал, останавливающий работу блока 11 управления, с третьеговыхода 30 выдается сигнал сЦ =С(. который формируется в элементе И 23, который открывается только при одинаковых со(г содержится значение функции Ь, вх+ысумматоре-вычитаателе 7 содержится зйачениефункции -ф, В случае необходимости"-Хпервые три функции могут быть сняты изсумматоров-вычитателей 1 - 4 без коэффициента два путем структурного сдвига вправоот двоичной запятой их содержаний.Максимальное время вычисления одновременно шести указанных функций в тактах 10 Тленах2,лфдля случая использования параллельных сум.маторов-вычитателей и матричных сдвигателей.Для случая использования одноразрядных сумматоров-вычитателей и регистров сдвига максимальное время вычисления в тактах) чаил ( л + гл + ЦЭкономический эффект от использованияпредлагаемого устройства обусловлен ука. ) занными выше его техническими преимуществами.Формула йзобретения 7 нулевое состояние, Затем в регистр 8 и в сумматоры-вычитатели 1 - 2 заносится аргумент 4, а в регистр 9 и в сумматорывычитатели 3 - 5 заносится аргумент УПо стартовому сигналу с входной шины 14 запускается генератор тактовых импульсов в блоке.11 управления, с хераого выхода которого на регистры 8 - 9 выдается импульссдвига, причем в первой итерации этот импульс не подается, Затем на регистры 8 - 9 и сумматоры-вычитатели подаются тактовые импульсы, которые продвигают содержание регистров 8-9 (и восстанавливают их содержание) на соответствующие сумматоры-вычитатели, где производится сложение или вычитание предыдущих значений с содержаниями соответствующих регистров 8 - 9, Сложение г,в сумматорах-вычитателях 1, 4, 7) или вычитание (в сумматорах вычитателях 2, 3, 5, 6 выполняется в зависимости от значения оператора г , определяемого на предыдущей итерации (для первой итерации о=+ г ). При с-ф 1 в сумматорах.вычитателях 1,4,7 выполняется сложение, а в сумматорах вычитателях 2, 3, 5, 6 выполняется вычитание. При 2 Б Ч .-1 режим работы сумматоров-вычитателей 1.7 меняется на обратный. Разрешение на очередной сдвиг на один разряд вправо от двоичной запятой г,т,е, появление импульса сдвига на выходе блока 11 управления) вы. З 0 дает блок 10 анализа, в котором кроме значения цифры , определяется и момент ееизменения, Если очередная цифраравна предыдущей ф т,е. не изменилась, то сдвиг не производится, При перемене знака значения цифры ц производится сдвиг содержаний в регистрах 8 - 9 на один разряд вправо. Во время сдвига элемент И, соединяющий выход и вход регистра 8 или 9, закрыт и младшие разряды сдвинутого значения не передаются в старшие разряды этих регистров.В случае, когда содержания сумматоров-вы. читателей 1 и 3 равны, процесс вычисления окончен и блок 10 анализа выдает в блок 11 управления сигнал останова вычисления,45 по которому управляемый генератор такто. вых импульсов выключается до прихода следующего стартового импульса,Для подавляющего большинства значений аргумента Х и Ч процесс вычисления оканИ чивается на итерации, номер которой меньше п. При этом в сумматоре-вычитателе 1 и 32.кусодержится значение функции )(,ц, в сумматоре-вычитателе 2 содержится значение функ 9 чЯ 55 ции ф".Ф - , в сумматоре-вычитвтеле 4 сохЬ держится значение функции , в сумматоре-вычитреле 5 содержится значение функции, Ы-, в сумматоре.вычитателеа 1. Цифровой функциональный преобразователь по авт. св, СССР Р 744590, о т л ич ающий ся тем,что,сцелью расширения класса решаемых эа счет дополнительного вьгчисдеиия функний(к ъ 9)/(" ы), ( - 99/(ц О У -)ф( Х+ Ы в него введены пятый, шестои и седьмой сумматоры-вычитатели, входы управления режимом которых соединены с пер.вым выходом блока анализа, третий выход которого соединен с третьим входом блока управления, третий выход которого соединен с третьим входом блока анализа, тактовые входы сумматоров-вычитателей соединены с вторым выходом блока управления, первые информационные входы сумматоров-вычитателей соединены с выходом первого регистра, второй вход преобразователя соединен с вторым информационным входом пятого сумматора-вычитателя, выход второго регистра соединен с вторыми информационными входами шестого и седьмого сумматоров-вычитателей.2, Преобразователь по и, 1, о т л н ч аю щ и й с я тем,что блок анализа содержит схему сравнения, два триггера, шесть элементов И и элемент задержки, причем первый и второй входы блока анализа сое. динены с входами схемы сравнения, выходы которой соединены с первыми входами соответственно первого, второго и третьего элементов И, вторые входы которых соединены с третьим входом блока анализа, входом элемента задержки и первым входом четвер-. того элемента И, второй и третий входы которого соединены с выходами первого и вто. рого триггеров, выход элемента задержки соединен с первыми входами, пятого и шестого элементов И, вторые входы которых соединены соответственно с прямым и инверсным926666выходами первого триггера, входы которого соединены соответственно с выходами первого н второго элементов И, выход третьего элемента И является вторым выходом блока анализа, первым выходом которого является прямой выход первого триггера, выход четвертого элемента И является третьим выходом блока анализа, входы второго триггера соединены с выходами пятого и шестого элементов И.о3. Преобразователь по п. 1, о т л и ч а.ю щ и й с я тем, что блок управления содержит генератор импульсов, два тригтера, счетчик, дешифратор, пять элементов И, три элемента ИЛИ, и два элемента задержки, причем первый вход блока управления соединен с первым входом первого элемента ИЛИ, входом первого элемента задержки и первым входдм второго элемента ИЛИ, выход которого соединен с первым входом первого триггера, прямой н инверсный выходы которого соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с выходом генератора импульсов, входы пуска и останова которого соединены с выходом первого элемента задержки.и вторым входом блока управления соответ 1 Оственно, второй вход первого триттера соеди.нен с выходом дешифратора, третьим выходомблока управления и первыми входами третьего и четвертого элементов И, вторые входыкоторых соединены с третьим входом блокауправления, первый выход которого являетсявыходом третьего элемента ИЛИ, первый входкоторого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом второго триггера, входы которого соединены с выходами четвертого эле.мента И и первого элемента ИЛИ, второйвход которого соединен с выходом третьегоэлемента И, выход первого элемента И соединен с вторым входом третьего элементаИЛИ, вторым выходом блока управления ивходом счетчика, выход которого соединенс входом дешифратора, выход второго элемента И соединен, с вторым входом пятогоэлемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ,выход первого триггера является четвертымвыходом блока управления.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР У 744590,1978, 926666926666 С Те актор А, Мотыль. Поцци 1;нраж 732 ВНИИПИ Государственного комихе по делам изобретений и отк 113035, Москве, Ж; Рауюская набЗаказ 2983 та лиал ППП "Патент", г. Ужгород, ул ставитель А. ЗоринА.Бабинец Корректор А. ГриценкоЕ